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標(biāo)題: 關(guān)于上拉電阻的的一個問題請教 [打印本頁]

作者: weiiew_00 時間: 2010-7-31 18:36
標(biāo)題: 關(guān)于上拉電阻的的一個問題請教
大家都知道，上拉電用于提高信號強(qiáng)度，抗干擾，放大信號（指的是波形修正，防止歧變），用在輸出端口作用就是加大驅(qū)動能力，減小被干擾。用在輸入端口主要是將外面弱信號加強(qiáng)整形修理后輸入IC提高邏輯可靠度。
我的問題是，假設(shè)現(xiàn)在在某輸入端口處無上拉電阻時，輸入信號的幅值為1.2V。那么若此時在此輸入端處放置一個5V（DC)電源和一個5K歐姆的上拉電阻，請問各位高手，那現(xiàn)在輸入電壓的幅值是多少？（假設(shè)均為同一參考地）是5V? 6.2v?3.8V?

作者: weiiew_00 時間: 2010-7-31 22:24
這么多人看了，怎么不就給個答案呢？是不是這問題太弱智了，不屑于回答啊。。。期待大神解惑啊

作者: weiiew_00 時間: 2010-8-4 22:29
我的神啊，難道就沒有一個人給俺講講嗎？哪怕說你問的問題弱智之極，不屑一說也算回復(fù)啊。。。

作者: lxl9726 時間: 2010-8-5 22:08
應(yīng)該還是1.2V

作者: weiiew_00 時間: 2010-8-8 09:44
回復(fù)4樓lxl9726：首先感謝LXL9726 我簡單推測下你的意思：你是假設(shè)說當(dāng)有1.2V信號過來時，這時候IC的驅(qū)動端或接收端有一端是低阻抗，所以5V電被上拉電阻吃掉，所以trace上還是1.2V，對嗎？接下來我想請教的是，那真的在這兩段就是低阻抗嗎？而且低到不能分壓？那我就是想把1.2V拉到2V，又該如何做呢？

作者: kbgyzp 時間: 2010-8-11 00:12
就算分壓，那也是1.2V。你可以想象為芯片內(nèi)也有一電阻，進(jìn)來的都被他和分壓電阻吃掉了
想拉到2V，還是從地到輸入端嵌位比較好吧

作者: xyj 時間: 2010-8-12 12:30
電路的知識。�？磳�(shí)際情況算吧。。

作者: qaz85513 時間: 2010-8-14 08:57
我也想知道

作者: qaz85513 時間: 2010-8-14 08:57
我是新手啊

作者: superable 時間: 2010-8-21 10:11
學(xué)習(xí)一下

作者: terrysun 時間: 2010-8-21 12:27
電平不一樣，做個電路轉(zhuǎn)換一下，另外還要考慮是否是高速電路。

作者: jerk2000 時間: 2010-8-26 09:33
具體的電壓是需要計(jì)算的

作者: daoyuan79 時間: 2010-9-6 11:43
這要看負(fù)載的，最簡單的，就是用仿真軟件仿真看看。

作者: whrswhr 時間: 2010-9-7 10:50
1.2V

作者: 毛毛貓 時間: 2010-9-7 19:19
要看輸入信號的阻抗而定

作者: 夏魅 時間: 2010-9-8 15:56

作者: letqian 時間: 2010-9-9 16:12
由輸出信號的阻抗和輸入阻抗定。

作者: letqian 時間: 2010-9-9 16:14
一般我們在汽車上的輸出信號電流能力10mA左右。

作者: mi_zy 時間: 2010-9-10 10:36
實(shí)際操作實(shí)驗(yàn)下看看

作者: bagdmu 時間: 2010-9-14 11:14
所給的條件不足呀，看輸入信號的阻抗，然后再電阻分壓得出，1。2V-5V之間

作者: wens2002 時間: 2010-9-20 09:07
如果輸入信號的阻抗趨近于無窮，那么，可以將輸入電壓（1.2V）與上拉的電壓5V看做是并聯(lián)的兩個輸入，然后，采用疊加法和戴維南等效計(jì)算就可以了。應(yīng)該是1.2V。

作者: 543872407 時間: 2010-9-20 21:41
假設(shè)輸入阻抗很高（一般器件的輸入阻抗都很高），令輸入信號為Vi=1.2V，V2=5V，利用疊加定理，當(dāng)Vi單獨(dú)作用時，輸入信號為1.2V，當(dāng)V2單獨(dú)作用時輸入信號為0，因此總輸入信號為1.2V。

作者: xianzhg 時間: 2010-10-3 17:55
電壓的疊加原理

作者: chifengyun 時間: 2010-10-6 13:54
很多問題大家討論了就很明朗了

作者: cxh_boy 時間: 2010-11-20 23:27
關(guān)鍵要看輸入阻抗！

作者: norman33 時間: 2010-12-4 21:43
簡單點(diǎn)要看輸入阻抗和上拉電阻的分壓，如果高速信號還要考慮輸入電容效應(yīng)的影響

作者: zhangjunye 時間: 2010-12-10 16:29
假如你的系統(tǒng)是5v的一定會在5~1.2之間。

作者: fengbao1121 時間: 2010-12-23 10:23
得看輸入信號的阻抗

作者: jlingzhou 時間: 2010-12-26 19:21
看看《數(shù)字電子技術(shù)》或數(shù)字電路

作者: linfulin 時間: 2011-1-2 22:57
取決于：輸入阻抗、信號內(nèi)阻、系統(tǒng)電壓、端口是否有保護(hù)二級管；上拉供電為5V加上無上拉信號電壓為1.2V難以，難以確定電壓。1.2V～5V都難以確定。

作者: wind 時間: 2011-1-3 12:49
取決于1.2V信號源的阻抗, 電壓范圍應(yīng)在1.2V-5V間.

作者: monty 時間: 2011-1-3 21:13
個人覺得還要看負(fù)載情況，估算出大概電流

作者: norman33 時間: 2011-1-6 18:40
應(yīng)該是要看輸入阻抗的，萬一輸入阻抗是一個低阻抗就不一樣了

作者: deslg 時間: 2011-1-13 21:18
你對上拉電阻的解釋，我看不懂。
模電、數(shù)電這兩個不分家的東西。你是學(xué)了一樣，還是一樣都沒搞好。

作者: 隱形的獵人 時間: 2011-1-21 09:32
1.2V

作者: chunyang 時間: 2011-1-22 17:11
樓主的問題是沒有確切答案的，關(guān)鍵是沒有提供信號源的內(nèi)阻，如果信號源的內(nèi)阻足夠小，那么信號的幅值將不變，否則就是信號源內(nèi)阻和上拉電阻以及5V電源（這個可以認(rèn)為是低內(nèi)阻的）的綜合結(jié)果，用基爾霍夫定律一算就知道了。如果忘了基爾霍夫定律，回去復(fù)習(xí)一下《電子技術(shù)基礎(chǔ)》模擬部份最前面的相關(guān)章節(jié)。

作者: xuzw72 時間: 2011-1-25 14:05
要根據(jù)具體情況來計(jì)算的，你的說明并沒有說清楚所有條件，當(dāng)然就不能有結(jié)果了。

作者: hbsjb96 時間: 2011-2-1 17:22
輸入信號的實(shí)際變化范圍是3.8V~6.2V之間

作者: t0199939 時間: 2011-3-12 14:55
諸位都沒有給予全面的回答。

當(dāng)你加上5V電壓串5K上拉電阻時，原來的1.2V變?yōu)槎嗌偻耆Q于該5K電阻和該節(jié)點(diǎn)當(dāng)沒有任何上拉電阻式時節(jié)點(diǎn)（即，輸入端口）的等效電阻(假設(shè)為Req)的分壓。關(guān)鍵是找出該等效電阻值。

具體可用戴維南定理（你大學(xué)電路書里有）計(jì)算。步驟是：
設(shè)該端口線為A
1. 把A與地短路（原來的電路不要有任何改動），測A到地電流Ist
2. 把A與后面所連芯片或負(fù)載斷開，測A到地的電壓Vopn
3. 則 Req=Vopn/Ist

由此. 寫出環(huán)路電壓方程可知，當(dāng)有上拉5V電壓和5K電阻時，A點(diǎn)的實(shí)際電壓=（5V-Vopn）×Req/（Req+5K)
請你注意，你原來所說的1.2V在此沒有任何用處，是個沒有用的條件。

作者: emergy 時間: 2011-3-16 02:40
條件不足,需要信號強(qiáng)度，信號源阻抗和負(fù)載阻抗，當(dāng)然，在1.2V-5V之間

作者: zjg473 時間: 2011-3-19 12:27
你這里所說的上啦電阻應(yīng)該是在IC芯片的IO管腳處的吧，所以這個管教輸出信號的時候就是輸出管腳，而從別的IC過來的時候就是輸入管腳。之所以要加上拉，是想讓IO管腳在沒有數(shù)據(jù)輸入或輸出的時候保持在一個特定的電平，也就是說管腳不用的時候，要使它保持在一個特定電平。如果不加上拉，在沒有信號輸入的時候IC就不知道這個管腳處于何種阻態(tài)，那么IC就可能執(zhí)行錯誤的指令。所以，下面來回答你的問題：這里你輸入1.2V，一般認(rèn)為是低電平，也就是邏輯“0”，那么IC會知道這時傳輸?shù)臄?shù)據(jù)就是0，所以這時I0的管教就是1.2V。綜上所述，所謂上拉就是將其管腳在不用的時候固定在一個高電平。

作者: ywbj 時間: 2011-4-4 09:20

大家都知道，上拉電用于提高信號強(qiáng)度，抗干擾，放大信號（指的是波形修正，防止歧變），用在輸出端口作用就是加大驅(qū)動能力，減小被干擾。用在輸入端口主要是將外面弱信號加強(qiáng)整形修理后輸入IC提高邏輯可靠度。
...
weiiew_00 發(fā)表于 2010-7-31 18:36

答：無負(fù)載是測量為5V。內(nèi)部線路有震蕩時，可產(chǎn)生高于電源電壓。加負(fù)載后低于電源電壓，根據(jù)負(fù)載輕重來確定。

作者: khuohuo 時間: 2011-4-4 12:19
回復(fù)20樓bagdmu：

支持樓上的。

作者: good_nyf 時間: 2011-4-4 13:38
在1.2v 只不過此時的I/O電流變大了你可以用表測量 5k 屬于強(qiáng)上拉

作者: hsugc 時間: 2011-4-8 14:40
你這是輸入口，所以在沒有信號進(jìn)入的時候，不能懸空，要嵌位在高電平。所以上拉到5V，這個時候電壓也就是5V。當(dāng)有信號的時候就是1.2V。這里1.2V屬于低電平，5V高電平還有一個作用就是，能夠檢測到有低電平進(jìn)入。

作者: chaobing 時間: 2011-4-8 16:00
應(yīng)該還是1.2V
應(yīng)該還是1.2V

作者: xingchuan 時間: 2011-4-14 23:25
我的想法是如果內(nèi)部是一個OC門的話，由于OC門有電平轉(zhuǎn)換的作用，是不是應(yīng)該是5Ｖ？愚見，求討論！

作者: jack7612 時間: 2011-5-17 11:47
回復(fù)20樓bagdmu：
具體電路具體分析！

作者: I2C 時間: 2011-8-4 14:51
在交流號等效分析時，無需考慮供電電壓，因?yàn)榉治鰰r是把VCC當(dāng)成GND的。輸入端的阻抗一般都很高，因此上拉電阻實(shí)際就是信號源的負(fù)載，如果信號源內(nèi)阻比上拉電阻小很多時上拉電阻對信號源基本不會產(chǎn)生衰減。

作者: bjh 時間: 2011-8-7 20:59
條件不足但是應(yīng)該在1.2V到5V之間

作者: tansuozhe1hao 時間: 2011-8-15 19:06
先自己動手搭個電路，數(shù)字的就行了。

作者: tansuozhe1hao 時間: 2011-8-15 19:07
還有你也發(fā)個電路圖，還不知你信號是怎么流的

作者: helpmate 時間: 2011-8-15 22:33
與輸入信號強(qiáng)度，即輸出阻抗有關(guān)

作者: guoyin05 時間: 2011-8-16 21:19
完全取決于1.2V信號源的內(nèi)阻。
如1.2V信號源短路電流為10毫安，其內(nèi)阻=1.2V/0.01mA=120R
5V與1.2V的壓差=3.8V.必向信號源充電，其電流=3.8V/5.12K=0.74mA.
0.74mA在120R上的壓降=0.089V.
故接上拉電阻后，電壓為1.289V.

（本文中R為歐姆）。

作者: wonjiao 時間: 2011-8-18 22:22
要看輸入是什么電路結(jié)構(gòu)啊~~

作者: 臥龍山人 時間: 2011-8-19 13:51
打個電路自己測測吧，簡單這么一說條件太簡單，會出現(xiàn)很多種情況。

作者: Yao2011 時間: 2011-8-31 14:10
牛

作者: 天子 時間: 2011-10-10 16:45
新手學(xué)習(xí)

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