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標(biāo)題: 基于Verilog HDL的DDS實(shí)現(xiàn)（上） [打印本頁(yè)]

作者: kswork 時(shí)間: 2011-8-15 21:08
標(biāo)題: 基于Verilog HDL的DDS實(shí)現(xiàn)（上）
簡(jiǎn)單介紹直接數(shù)字頻率合成技術(shù)（DDS），利用DDS設(shè)計(jì)任意正弦波發(fā)生器；采用Verilog HDL語(yǔ)言進(jìn)行實(shí)現(xiàn)，并在ISE 12.4開發(fā)環(huán)境設(shè)計(jì)，使用Synplify Pro 9.6.2進(jìn)行綜合，用Modelsim SE 6.5進(jìn)行仿真，下載到Spartan 3E系列FPGA芯片進(jìn)行驗(yàn)證。

目錄

摘要... 1

Abstract. 1

目錄... 2

第一章前言... 3

第二章 DDS算法原理[1]
3

第三章
DDS算法的Verilog 實(shí)現(xiàn)... 5

3.1 DDS設(shè)計(jì)要求... 5

3.2
使用MATLAB定點(diǎn)正、余弦波形數(shù)值... 5

3.3將 coe 文件加載到BLOCKROM所生成的ROM中... 6

3.4 DDS的Verilog HDL的實(shí)現(xiàn)... 6

第四章
綜合和仿真... 8

4.1 使用ISE12.4和Synplify Pro 9.6.2分別進(jìn)行綜合... 8

4.2 ISE12.4調(diào)用ModelSim進(jìn)行仿真... 10

總結(jié)... 12

參考文獻(xiàn)... 12

作者: admin 時(shí)間: 2011-8-16 08:43
沒有內(nèi)容？

作者: ztf1978286 時(shí)間: 2012-1-9 08:23
內(nèi)容？

作者: bijinyi 時(shí)間: 2012-1-19 10:38
不錯(cuò)？？？

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