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標(biāo)題: 如何用fpga實現(xiàn)頻率測量�。窟€有begin end的時序問題 [打印本頁]

作者: eqgyzgs 時間: 2012-8-14 22:40
標(biāo)題: 如何用fpga實現(xiàn)頻率測量�。窟€有begin end的時序問題
這是我的代碼，目的是設(shè)計一個同步捕獲的計數(shù)器用來測頻，大家看看能行嗎

always@(posedge clk or negedge rest or negedge softrest)//1s分頻，clk為系統(tǒng)時鐘，rest硬件復(fù)位，softrest軟件復(fù)位
if((!rest)||(!softrest)) fre_1Hz<=0;
else if(fre_1Hz<50000000-1) fre_1Hz<=fre_1Hz+1;
else fre_1Hz<=0;
always@(fre_1Hz)
if(fre_1Hz==50000000-1) fre_1Hz_flag=1;
else fre_1Hz_flag=0;
always@(posedge fre1 or posedge clk negedge rest or negedge softrest)//fre1為捕獲端口
if((!rest)||(!softrest)) fre_cnt1<=0;
else if(clk)
if(!fre_1Hz_flag) fre_cnt1<=fre_cnt1+1;
else
begin
{fre1buf[4],fre1buf[3],fre1buf[2],fre1buf[1],fre1buf[0]}<={{2'b01,fre_cnt1[24:20],2'b01},{2'b01,fre_cnt1[19:15],2'b01},{2'b01,fre_cnt1[14:10],2'b01},{2'b01,fre_cnt1[9:5],2'b01},{2'b01,fre_cnt1[4:0],2'b01}};//編碼發(fā)送
fre_cnt1<=0;//計數(shù)清零
end

復(fù)制代碼

我就是第三個always弄不清楚，編碼是發(fā)生在fre1的上升沿，還是說在clk的上升沿就發(fā)生，計數(shù)清零又是發(fā)生在什么時候？我一直都是begin end中的時序不太明白，begin end中若是有多條語句，則執(zhí)行一次begin end需要的是1個時鐘還是多個時鐘？

作者: asyou 時間: 2012-8-15 09:30
你等級太低，先看語法吧！

作者: eqgyzgs 時間: 2012-8-15 18:41

asyou 發(fā)表于 2012-8-15 09:30
你等級太低，先看語法吧！

就是因為教程沒看懂啊...
一．順序塊
順序塊有以下特點：
1) 塊內(nèi)的語句是按順序執(zhí)行的，即只有上面一條語句執(zhí)行完后下面的語句才能執(zhí)行。
2) 每條語句的延遲時間是相對于前一條語句的仿真時間而言的。
3) 直到最后一條語句執(zhí)行完，程序流程控制才跳出該語句塊。

沒明確上一條語句執(zhí)行完的標(biāo)志是什么，是電路的建立時間還是時鐘，大神解釋一下啊

作者: asyou 時間: 2012-8-17 10:09

eqgyzgs 發(fā)表于 2012-8-15 18:41
就是因為教程沒看懂啊...
一．順序塊
順序塊有以下特點：

你看教程的時候把它編譯成RTL，看它的電路就可以了，begin。。。end只是一個限定關(guān)鍵字而已！

作者: eqgyzgs 時間: 2012-8-18 01:31

asyou 發(fā)表于 2012-8-17 10:09
你看教程的時候把它編譯成RTL，看它的電路就可以了，begin。。。end只是一個限定關(guān)鍵字而已！

這個...還不知道怎么編譯成RTL，才接觸兩個月，不知道額

作者: daizhi1970 時間: 2012-8-18 06:44
O(∩_∩)O謝謝

作者: whb_fei 時間: 2012-9-5 09:03
做頻率測量，基頻要準(zhǔn)，分頻時最好不要用計數(shù)，用鎖相環(huán)最好。。。

作者: ty1932 時間: 2012-9-29 21:20
你之前沒做過其他芯片么？比如 51 或者 ARM

作者: ty1932 時間: 2012-9-29 21:21
零基礎(chǔ)學(xué)硬邏輯會有很多東西你都無法理解的每個字都認(rèn)識就是不知道他在說什么

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