設(shè)計簡介

Memory部分的電路板設(shè)計在系統(tǒng)設(shè)計中占有重要的地位，目前Memory速度被一再提升，DDR3的速度已經(jīng)高達1600Mbps，數(shù)據(jù)脈沖寬度只有625ps，對信號的質(zhì)量和時序都提出了更高的要求，同時也增加PCB設(shè)計需要考量的參數(shù)。 

線路板設(shè)計參數(shù)

該線路板設(shè)計采用Memory Down結(jié)構(gòu)，一共4片SDRAM，設(shè)計速率1600Mbps，設(shè)計的走線阻抗控制，線寬線距以及等長要求可以由SI仿真評估確定。

 1.等長分組處理 

DDR設(shè)計采用分組等長的策略，分組可以更好的控制時序要求，簡化pcb layout難度，在pcb布線允許的情況下，也常常采用一起走做等長的處理方法，結(jié)果是一致的。

2.SI仿真需要的DC,AC及時序參數(shù) 

下圖展示的DDR3 SDRAM在SI仿真處理中所需要的部門時序參數(shù)，DDR3部門的時序分析涉及參數(shù)較多，在高速度下，可以用于時序余量計算的時間余量很有限，所以每個參數(shù)都要慎重考慮。 

 3.時序計算參考 

DDR3在滿足信號質(zhì)量的前提下，還必須滿足時序要求。DDR3采用的是源同步系統(tǒng)，在工作時必須保證(DQ, DQS, Clock)、(Address/Command,Clock)、(Control,Clock)之間的時序關(guān)系，DDR3的時序余量分析是前期設(shè)計中很重要的一部分。 

項目挑戰(zhàn)

Memory高速電路板設(shè)計速度較高，客戶在所有的信號線上都添加了終結(jié)匹配電阻，由于板子區(qū)域有限，匹配電阻無法放到有效地區(qū)域(靠近驅(qū)動端)，而且大大的增長了PCB布線的長度，0.4mm BGA管腳間距的PCB設(shè)計和生產(chǎn)加工難度很大。通過SI仿真評估，建議客戶拿掉DQ<31:0>上的所有匹配電阻，Wrtie時使用 DDR3的odt功能做信號匹配，Read時通過調(diào)節(jié)DDR3的輸出阻抗，做到自匹配，從而不僅有效的解決了線路板布線的難度，走線變短，同時也提升了整體信號的質(zhì)量。 

客戶反饋

目前此板 PCB設(shè)計、PCB制板、器件采購、PCBA貼片一次性成功。 

在SDRAM的clock pin處添加終結(jié)電阻，改善Clock的信號質(zhì)量。 

1.pcb layout布局圖 

2. address Group eyes

3.Control Group eyes

4.DQ Write eyes

5. DQ Read eyes

6.DQS Write eyes

7.DQS Read eyes