|
|
|
盡管制造工藝的推進(jìn)速度已經(jīng)放緩，芯片設(shè)計(jì)的復(fù)雜程度依然絲毫不減，對(duì)于芯片設(shè)計(jì)者來(lái)說(shuō)，在這樣一個(gè)AI驅(qū)動(dòng)的時(shí)代下，如果不能將AI為自己所用，無(wú)疑會(huì)讓自己乃至整個(gè)設(shè)計(jì)項(xiàng)目的效率停滯不前。雖說(shuō)大家都已經(jīng)察覺(jué)到AI開(kāi)始滲透進(jìn)EDA工具中，那么現(xiàn)階段的AI，究竟能解決哪些設(shè)計(jì)上的挑戰(zhàn)呢？
驗(yàn)證是芯片設(shè)計(jì)中最大的挑戰(zhàn)之一，我們已經(jīng)見(jiàn)識(shí)過(guò)了價(jià)格高昂的專(zhuān)用驗(yàn)證硬件，以及驗(yàn)證上云的潮流，這些都足以說(shuō)明驗(yàn)證是芯片設(shè)計(jì)中一個(gè)多么耗費(fèi)資源的過(guò)程，這里指代的也不僅僅是硬件計(jì)算資源，還有時(shí)間資源。驗(yàn)證所耗時(shí)間甚至可能高過(guò)其他流程，這些年諸多芯片開(kāi)發(fā)團(tuán)隊(duì)中的驗(yàn)證工程師人數(shù)也在逐漸增長(zhǎng)，增速甚至已經(jīng)超過(guò)了設(shè)計(jì)工程師，然而業(yè)內(nèi)卻很少有人去優(yōu)化驗(yàn)證這個(gè)流程。
AI的出現(xiàn)終于讓這個(gè)缺口出現(xiàn)了松動(dòng)，不少?gòu)S商都開(kāi)始利用AI去優(yōu)化驗(yàn)證這一流程，比如通過(guò)覆蓋率預(yù)測(cè)和激勵(lì)優(yōu)化來(lái)加速覆蓋率達(dá)標(biāo)。Cadence也在今年發(fā)布了Verisium AI驅(qū)動(dòng)驗(yàn)證平臺(tái)，根據(jù)Cadence的說(shuō)法，Verisium的出現(xiàn)意味著SoC驗(yàn)證從單運(yùn)行單引擎算法，轉(zhuǎn)向了由AI和大數(shù)據(jù)輔助的多運(yùn)行多引擎算法，從而減少了調(diào)試周轉(zhuǎn)時(shí)間、提高了調(diào)試效率，還會(huì)自動(dòng)對(duì)失敗測(cè)試案例分類(lèi)，減少人為分析的工作量。
相對(duì)數(shù)字IC設(shè)計(jì)來(lái)說(shuō)，模擬IC的設(shè)計(jì)顯然在自動(dòng)化程度上還是差了不少的。在數(shù)字電路的設(shè)計(jì)過(guò)程中，整個(gè)流程的自由度是在逐級(jí)降低的。模擬電路設(shè)計(jì)雖然也是如此，但其下降幅度還是不比數(shù)字電路設(shè)計(jì)的，尤其是在布局布線和驗(yàn)證上，所以自動(dòng)化一直沒(méi)有提上日程，現(xiàn)階段大部分模擬電路設(shè)計(jì)主要還是取決于設(shè)計(jì)者本身的直覺(jué)、技能和經(jīng)驗(yàn)。
有了AI的幫助后，EDA工具在大量數(shù)據(jù)的訓(xùn)練下給出了先進(jìn)的機(jī)器學(xué)習(xí)算法，使得模擬電路的布局布線有了更高效的自動(dòng)化流程，尤其是在約束提取和生成，布局優(yōu)化上，模擬電路的優(yōu)化和生成及仿真驗(yàn)證也可以在AI驅(qū)動(dòng)下獲得提速。如此一來(lái)，每個(gè)模擬電路設(shè)計(jì)的迭代數(shù)量會(huì)進(jìn)一步減少，芯片的上市周期也隨之縮短。
近幾年流行起來(lái)的UCIe、Chiplet、3D封裝等，其實(shí)都是一個(gè)系統(tǒng)集成的概念。以此引入的設(shè)計(jì)與制造優(yōu)化方案也受到了持續(xù)關(guān)注，比如DTCO等。如何集成更多的晶體管、更多的內(nèi)存以及邏輯+內(nèi)存集成，還有最后軟件聯(lián)合硬件的熱管理等，都是系統(tǒng)集成需要考慮的問(wèn)題。
|
|
發(fā)表于 2022-11-8 10:02:47
收藏
頂
踩