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1 引言 高速數(shù)據(jù)采集系統(tǒng)廣泛應(yīng)用于網(wǎng)像信號(hào)采集、雷達(dá)、軟件無線電等技術(shù)領(lǐng)域。在傳統(tǒng)的以MCU為控制器的數(shù)據(jù)采集系統(tǒng)中，數(shù)據(jù)采集頻率直接受到MCU速度的限制。在采樣頻率要求較高的場(chǎng)合。MCU和數(shù)據(jù)存儲(chǔ)的同步將成為問題。 以CPLD為代表的可編程邏輯器件以其工作速度快、靈活的可編程能力等特點(diǎn)越來越受到人們的廣泛應(yīng)用。它彌補(bǔ)了以MCU為控制器的傳統(tǒng)數(shù)據(jù)采集系統(tǒng)的不足。 2 系統(tǒng)硬件設(shè)計(jì) 本文設(shè)計(jì)的高速數(shù)據(jù)采集系統(tǒng)采用ALTERA公司的MAX7000系列產(chǎn)品之一的EPM7128SLC84作為控制器，選用TI公司的TLC5510作為模數(shù)轉(zhuǎn)換器，其采樣頻率可以達(dá)到20MSPS，8位并行輸出。RAM選擇ICSI公司的61C256。系統(tǒng)的硬件原理 如圖1所示。 
圖1系統(tǒng)原理圖 在該系統(tǒng)中，CPLD和單片機(jī)一同構(gòu)成了系統(tǒng)的控制核心。CPLD與RAM的接口信號(hào)分為三類：地址信號(hào)、數(shù)據(jù)信號(hào)和控制信號(hào)。由于本系統(tǒng)采樣數(shù)據(jù)達(dá)到2KB即可滿足要求，因此地址信號(hào)線為12位，RAM的A12-A14接地；數(shù)據(jù)信號(hào)為8位；控制信號(hào)為寫使能WE和片選CE。CPLD對(duì)TLC5510的接口包括時(shí)鐘信號(hào)CLK和數(shù)據(jù)輸出使能OE。TLC5510的數(shù)據(jù)輸出端口和RAM的8位數(shù)據(jù)線相連，以便將AD轉(zhuǎn)換后的數(shù)據(jù)寫入RAM中。 P80C552和CPLD之間的接口信號(hào)包括兩類：數(shù)據(jù)信號(hào)和控制信號(hào)。在CPLD側(cè)．8位的數(shù)據(jù)總線與單片機(jī)系統(tǒng)數(shù)據(jù)總線D0～D7相連．用以單片機(jī)讀取A/D轉(zhuǎn)換后的數(shù)據(jù)�？刂菩盘�(hào)包括讀信號(hào)RD，寫信號(hào)WR和地址譯碼信號(hào)Yl及Y2。 2．1 CPLD控制器 CPLD控制器主要負(fù)責(zé)A/D轉(zhuǎn)換并將轉(zhuǎn)換得到的數(shù)據(jù)寫入SRAM中。對(duì)TLC5510的控制按照TLC5510數(shù)據(jù)手冊(cè)給出的典型電路實(shí)現(xiàn)：在轉(zhuǎn)換控制信號(hào)ADCLK的每一個(gè)下降沿開始采樣，第n次采集的數(shù)據(jù)經(jīng)過2．5個(gè)時(shí)鐘周期的延遲之后，送到內(nèi)部數(shù)據(jù)總線上。此時(shí)如果輸出使能OE有效．則數(shù)據(jù)便可被送至數(shù)據(jù)總線上。啟動(dòng)后A/D轉(zhuǎn)換無須控制，將連續(xù)不斷的以轉(zhuǎn)換時(shí)鐘頻率輸出轉(zhuǎn)換后的并行8位數(shù)字信號(hào)。 在轉(zhuǎn)換過程中，CPLD同時(shí)控制采樣數(shù)據(jù)寫入RAM中，這樣就必須考慮TLC5510采樣和61C256寫入的時(shí)序匹配。在設(shè)計(jì)中，首先對(duì)clk 40MHZ信號(hào)2分頻得到20MHZ信號(hào)，將此信號(hào)作為TLC5510的采樣時(shí)鐘ADCLK。TLC55lo在ADCLK的下降沿采樣，CPLD在ADCLK的上升沿讀取轉(zhuǎn)換后的數(shù)據(jù)寫入RAM中。 圖2為CPLD對(duì)SRAM的控制邏輯電路。主要包括以下幾個(gè)部分： (1)寫地址產(chǎn)牛器：由于61C256為32Kx8的SRAM，故寫地址產(chǎn)生器用15位寄存器實(shí)現(xiàn)�？緼DCLK時(shí)鐘驅(qū)動(dòng)，每進(jìn)行一次寫操作后，讀寫控制單元使其加1。寫RAM操作發(fā)生在系統(tǒng)采樣前的RAM單凡清零和采樣過程中。 (2)讀地址產(chǎn)牛器：讀地址產(chǎn)牛器也用15位寄存器實(shí)現(xiàn)。單片機(jī)每次發(fā)出讀信號(hào)對(duì)RAM讀操作后，讀寫控制單元使其加1，下次單片機(jī)從此位置讀取數(shù)據(jù)。 (3)讀寫控制：當(dāng)需要對(duì)SRAM進(jìn)行寫操作時(shí)，由CPLD控制產(chǎn)生寫地址選通信號(hào)RAMWR，片選信號(hào)RAMCE，同時(shí)給數(shù)據(jù)線上送數(shù)據(jù)，而寫地址選通信號(hào)上升沿到來時(shí)使寫地址寄存器增1，使CPLD輸出寫地址。對(duì)SRAM進(jìn)行讀操作相對(duì)較簡(jiǎn)單，在進(jìn)行讀操作期間，RAMCE始終為低電平。每進(jìn)行一次讀操作，地址按系統(tǒng)要求變化一次。
圖2 SRAM讀寫控制 2．2 MCU控制器 單片機(jī)主要控制對(duì)A/D轉(zhuǎn)換的啟動(dòng)及對(duì)保存在RAM中的數(shù)據(jù)讀入以備后續(xù)處理。在圖l的系統(tǒng)原理中，Yl、Y2為單片機(jī)部分通過74LSl38澤碼器產(chǎn)生．RD、WR為單片機(jī)的讀寫信號(hào)。當(dāng)Y1和WR有效時(shí)，MCU指示CPI．D控制完成對(duì)SRAM地址單元內(nèi)容的清零，并復(fù)位CPLD內(nèi)部寫地址寄存器值；當(dāng)Y2和WR有效時(shí)．MCU指示CPLD開始進(jìn)行A/D采樣；當(dāng)Y2和RD有效時(shí)，CPLD對(duì)61C256讀取一個(gè)單元并通過I/O口將數(shù)據(jù)送至單片機(jī)數(shù)據(jù)總線上。本系統(tǒng)中，61C256的讀信號(hào)直接由單片機(jī)RD信號(hào)控制，無須CPLD控制產(chǎn)生。 3 軟件設(shè)計(jì) 3．1 CPLD部分的軟件設(shè)計(jì) CPLD在每個(gè)ADCLK時(shí)鐘的下降沿，檢測(cè)信號(hào)Y1、Y2、WR和RD信號(hào)的變化，根據(jù)2．2節(jié)中MCU控制器部分給出的功能描述來完成具體的操作。 以下是用Verilog HDL語言描述的CPLD控制程序主要代碼：
在上述程序中，clraddr、wraddr和rdaddr為CPLD內(nèi)部清零地址寄存器、寫地址寄存器和讀寄存器，用以產(chǎn)生RAM的讀寫地址。clrbz、cvbz為CPLD內(nèi)部RAM清零和采樣標(biāo)志，當(dāng)這兩標(biāo)志為1有效時(shí)，CPLD分別控制完成61C256地址單元內(nèi)容的清零和外部采樣操作，操作完成后兩標(biāo)志被清0表示無效。流程中的數(shù)值N可根據(jù)實(shí)際需要的采樣點(diǎn)數(shù)來調(diào)整。 3．2單片機(jī)部分的軟件設(shè)計(jì) 單片機(jī)軟件部分相對(duì)簡(jiǎn)單，只要根據(jù)Yl、Y2的具體地址，參考MCU對(duì)外部SRAM的讀寫操作來方問即可。本設(shè)計(jì)中，將61C256中的采樣數(shù)據(jù)讀取到單片機(jī)部分，以便進(jìn)行液晶顯示等后續(xù)處理。具體程序段參考如下： /* 產(chǎn)生Y1和WR有效信號(hào)，指示CPLD清SRAM 2K單元 */ /*((unsigned char xdata *)CPLD_Y1ADDR)=0x00； /*產(chǎn)生Y2和WR有效信號(hào)。指示CPLD開始采樣*/， *((unsigned char xdata *) CPLD_Y2ADDR)=Ox00； for(i=0：i<2048；i++) //通過CPLD讀取SRAM 2K單元內(nèi)容 { /* 產(chǎn)生Y2和RD有效信號(hào)。讀61C256中的數(shù)據(jù) */ to_data [ i ]=* ( ( unsigned char xdata * ) CPLD_Y2ADDR)； } 4 仿真和實(shí)驗(yàn)結(jié)果
圖3 CPLD采樣和瀆寫SRAM仿真波形 圖3為CPLD采樣和讀寫SRAM的仿真結(jié)果。在仿真過程中，選取采樣點(diǎn)數(shù)為6進(jìn)行測(cè)試以方便觀察。當(dāng)MCUWR和Yl信號(hào)有效時(shí)，由CPLD控制產(chǎn)生對(duì)SRAM的片選和寫信號(hào)，連續(xù)對(duì)SRAM單元內(nèi)容清O；當(dāng)MCUWR和Y2信號(hào)有效后，CPLD輸出給TLC5510的采樣時(shí)鐘，在2．5個(gè)ADCLK周期后，產(chǎn)生TLC5510的輸出使能信號(hào)，同時(shí)控制61C256的寫操作，將采樣數(shù)據(jù)連續(xù)寫入SRAM單元。仿真過程中，在數(shù)據(jù)總線上模擬了采樣的6個(gè)數(shù)據(jù)。當(dāng)MCURD和Y2信號(hào)有效時(shí)，CPLD給出61C256的片選信號(hào)和地址信號(hào)，讀出一個(gè)單元的數(shù)據(jù)，若再次讀，則地址單元加1。 5 總結(jié) 本文設(shè)計(jì)的基于CPLD與單片機(jī)的高速數(shù)據(jù)采集系統(tǒng)在QUARTUS II軟件中進(jìn)行了仿真并達(dá)到了預(yù)期的控制邏輯。該系統(tǒng)的實(shí)際電路在新型匝問間耐壓測(cè)斌儀的開發(fā)中得到了成功的應(yīng)用。本文創(chuàng)新點(diǎn)：本文的設(shè)計(jì)方案對(duì)于其它高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)具有借鑒價(jià)值，通過選擇不同采樣頻率的A/D轉(zhuǎn)換器，系統(tǒng)可滿足不同應(yīng)用場(chǎng)合的需求，因而系統(tǒng)具有普遍使用性。 項(xiàng)目經(jīng)濟(jì)效益(300萬元) 作者：萬軍 來源：《微計(jì)算機(jī)信息》(嵌入式與SOC)2009年第4-2期 |
