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在電子系統(tǒng)中，通常都需要有輸出設(shè)備來輸出或顯示一定的信息，以指示當(dāng)前系統(tǒng)運(yùn)行的狀態(tài)。在以單片機(jī)和ARM為主的電子系統(tǒng)中，液晶屏是理想的輸出設(shè)備。而FPGA則因?yàn)槠洫?dú)特的硬件結(jié)構(gòu)，如果用RTL級(jí)電路來驅(qū)動(dòng)彩色液晶屏來顯示一定的數(shù)據(jù)，勢(shì)必是非常不劃算的選擇，而且驅(qū)動(dòng)也極為復(fù)雜。數(shù)碼管作為一種能夠直觀顯示一定數(shù)據(jù)信息的輸出設(shè)備，具有驅(qū)動(dòng)簡(jiǎn)單，顯示直觀的特點(diǎn)，尤其適合作為FPGA系統(tǒng)的輸出設(shè)備。本節(jié)，小梅哥就將和大家一起進(jìn)行數(shù)碼管驅(qū)動(dòng)的開發(fā)。 一、 實(shí)驗(yàn)?zāi)康?/font> 實(shí)現(xiàn)6位7段數(shù)碼管的驅(qū)動(dòng)，待顯示數(shù)據(jù)以BCD格式輸入。數(shù)碼管刷新時(shí)鐘為1KHz。實(shí)驗(yàn)使用了4個(gè)獨(dú)立按鍵作為輸入，通過按鍵來改變需要數(shù)碼管顯示的數(shù)據(jù)，以驗(yàn)證數(shù)碼管驅(qū)動(dòng)的正確性，同時(shí)也可檢驗(yàn)獨(dú)立按鍵消抖模塊的可靠性。 二、 實(shí)驗(yàn)原理 數(shù)碼管所謂的動(dòng)態(tài)掃描，就是利用人眼的視覺暫留特性，在人眼能分辨的變化速度以外，快速分時(shí)的點(diǎn)亮各個(gè)數(shù)碼管對(duì)應(yīng)的段。因?yàn)榉謩e點(diǎn)亮所有數(shù)碼管一次所用時(shí)間小于人眼的視覺暫留，因此，在人們眼里看來，這些數(shù)碼管都是同時(shí)持續(xù)點(diǎn)亮的，并不會(huì)有閃爍的感覺。圖2-1 數(shù)碼管實(shí)物圖 關(guān)于數(shù)碼管的具體原理，請(qǐng)大家網(wǎng)上查閱，小梅哥一個(gè)人精力有限，沒辦法在這里從最低層的原理給大家一步一步講起，如果大家有不明白的，請(qǐng)自行百度。這里小梅哥就用最簡(jiǎn)單粗暴的方式給大家簡(jiǎn)單介紹一下。 圖2-2 數(shù)碼管簡(jiǎn)單等效電路 上圖為3位7段數(shù)碼管的等效電路圖，在這個(gè)圖中，可以明顯的看到24個(gè)發(fā)光二極管被分為了三組，每一組的8個(gè)發(fā)光二極管正極被接在了一起，通過一個(gè)三極管與VCC相連。三極管的基極連接到了FPGA的IO上，因此，只需要FPGA對(duì)應(yīng)的IO上給出低電平，三極管便會(huì)導(dǎo)通。而三組LED中所有的相同編號(hào)的LED的負(fù)極被連接在了一起，并接到了FPGA的IO上。如果我們希望將最左邊一組的led0、led5、led7三個(gè)編號(hào)的led燈點(diǎn)亮，其它led不亮，則只需要給Q0的基極（sel0）連接上低電平，并將led0、led5、led7的負(fù)極（a、f、h）連接上低電平，其它所有端口都輸出高電平，則最左邊一組的對(duì)應(yīng)的三個(gè)led燈就會(huì)被點(diǎn)亮，而其它led則會(huì)處于熄滅狀態(tài)。 假如我們需要在三秒時(shí)間內(nèi)，完成以下三次操作：第一次操作，點(diǎn)亮最左邊一組led燈的led0、led5、led7；第二次操作，點(diǎn)亮中間一組led燈的led1、led2、led3；第三次操作，點(diǎn)亮最右邊一組led燈的led2、led4、led6；那么我們只需要按照如下表格中列出的真值表操作即可：按照以上表格，我們就能知道該如何操作了，只需要在不同的時(shí)間給各個(gè)IO不同的電平，便能實(shí)現(xiàn)我們想要的亮滅組合。以上我們是以1秒為單位進(jìn)行led組的切換的，假如我們將切換速度加快，變?yōu)?font face="Calibri">1毫秒一切換，會(huì)是什么情況呢？在1毫秒一切換的速度下，完成所有操作所需時(shí)間為3ms，遠(yuǎn)遠(yuǎn)超出了我們?nèi)搜鬯鼙孀R(shí)的變化速度范圍。如果我們讓以上三個(gè)操作永遠(yuǎn)循環(huán)的進(jìn)行下去，那么我們將看見三組led燈中，我們點(diǎn)亮的那幾個(gè)led是同時(shí)且一直處于亮著的狀態(tài)的，這便是動(dòng)態(tài)掃描的原理，假如我們把每個(gè)led做成一個(gè)長(zhǎng)條型的，并按照如下形狀擺放，便就是我們常見的數(shù)碼管了。 圖2-3 數(shù)碼管段分布 一、 硬件設(shè)計(jì) 圖2-2只是一個(gè)為了講述數(shù)碼管原理簡(jiǎn)化了的電路模型，常見的數(shù)碼管電路結(jié)構(gòu)如下圖所示： 
圖3-1 數(shù)碼管典型電路 在這個(gè)圖中，共有6位數(shù)碼管，每個(gè)數(shù)碼管的正極被接在一個(gè)驅(qū)動(dòng)三極管上，三極管的基極連接到三八譯碼器的Y端，則FPGA只需要三個(gè)引腳就可最多控制8個(gè)數(shù)碼管的位選。數(shù)碼管的段選在串接了470歐姆的電阻后與FPGA的IO相連。這里470歐姆的電阻主要起到限流的作用，保證流過數(shù)碼管的電流在正常范圍內(nèi)。 一、 架構(gòu)設(shè)計(jì) 本實(shí)驗(yàn)由總共四個(gè)模塊組成，分別為數(shù)碼管驅(qū)動(dòng)模塊、獨(dú)立按鍵檢測(cè)模塊、控制模塊和頂層模塊，其架構(gòu)如下：
圖4-1 led實(shí)驗(yàn)?zāi)K組織結(jié)構(gòu)圖 由圖可知本實(shí)驗(yàn)有1個(gè)輸出端口，對(duì)應(yīng)驅(qū)動(dòng)了38譯碼器的三個(gè)選擇端和數(shù)碼管的8個(gè)段選腳。6個(gè)輸入端口，對(duì)應(yīng)了4個(gè)獨(dú)立按鍵輸入和一個(gè)時(shí)鐘輸入以及一個(gè)復(fù)位輸入。詳細(xì)端口名及其意義如下
表4-1 獨(dú)立按鍵檢測(cè)實(shí)驗(yàn)端口說明 因?yàn)榇嬖谀K間的連接，因此有部分內(nèi)部信號(hào)，下表為內(nèi)部信號(hào)的名稱和功能說明
表4-2 獨(dú)立按鍵檢測(cè)實(shí)驗(yàn)內(nèi)部信號(hào)說明 一、 代碼組織方式 本實(shí)驗(yàn)中，數(shù)碼管的驅(qū)動(dòng)采用了組合邏輯譯碼的方式進(jìn)行，具體將在代碼解讀時(shí)講解。 實(shí)驗(yàn)中還設(shè)計(jì)了一個(gè)控制器，該控制器主要通過讀取按鍵信息來改變待數(shù)碼管待顯示的數(shù)據(jù)內(nèi)容。 按鍵檢測(cè)部分使用前一節(jié)開發(fā)的獨(dú)立按鍵的驅(qū)動(dòng)，因此這里不進(jìn)行過多的分析介紹。 二、 關(guān)鍵代碼解讀 因?yàn)閿?shù)碼管屬于低速設(shè)備，其正常的掃描頻率為500~10KHz，掃描頻率太快，會(huì)導(dǎo)致系統(tǒng)功耗增加，顯示效果變暗。掃描頻率太慢，會(huì)有明顯的閃爍感。本實(shí)驗(yàn)通過調(diào)試觀察，選擇以1KHz作為掃描頻率，實(shí)際顯示效果非常好。 因此本實(shí)驗(yàn)首先就需要產(chǎn)生一個(gè)1KHz的掃描時(shí)鐘，該時(shí)鐘由系統(tǒng)時(shí)鐘分頻得到。產(chǎn)生1KHz掃描時(shí)鐘的代碼如下：
[color=rgb(51, 102, 153) !important]復(fù)制代碼 其中，定義了一個(gè)全局參數(shù)system_clk，該參數(shù)為Clk的頻率，不同的時(shí)鐘頻率，只需要更改該參數(shù)，就可改變分頻計(jì)數(shù)器的最大計(jì)數(shù)值，以保證1KHz分頻的精準(zhǔn)性。 在驅(qū)動(dòng)中，數(shù)碼管的位選以掃描時(shí)鐘的速率進(jìn)行切換，因?yàn)橹挥?font face="Calibri">6位數(shù)碼管，因此當(dāng)位選計(jì)數(shù)到6-1后必須清零從頭開始計(jì)數(shù)。相關(guān)代碼如下： //位選信號(hào)控制 always@(posedgeclk_1K or negedge Rst_n) if(!Rst_n)sel_r<=3'd0; elseif(sel_r == 3'd5) sel_r<=3'd0; else sel_r<=sel_r+1'b1; 每個(gè)數(shù)碼管需要顯示的內(nèi)容都不相同，由Data中相應(yīng)的位指定，Data中各位與數(shù)碼管的位對(duì)應(yīng)關(guān)系如下： 因此需要從Data中將每個(gè)數(shù)碼管被選中時(shí)需要顯示的數(shù)據(jù)提取出來，提取數(shù)據(jù)的代碼如下所示：
[color=rgb(51, 102, 153) !important]復(fù)制代碼 因?yàn)樘崛〕鰜淼臄?shù)據(jù)還是BCD碼的形式，還需要將BCD碼對(duì)應(yīng)的數(shù)據(jù)翻譯成為數(shù)碼管顯示對(duì)應(yīng)字符時(shí)應(yīng)該點(diǎn)亮或熄滅的對(duì)應(yīng)的LED的控制信號(hào)，因此必須還有一個(gè)BCD碼譯碼的過程，該過程代碼如下所示：
[color=rgb(51, 102, 153) !important]復(fù)制代碼 最后，需要將位選和段選信號(hào)輸出： assignDig_Led_seg = seg_r; assignDig_Led_sel = sel_r; 控制部分相對(duì)簡(jiǎn)單，只需要根據(jù)對(duì)應(yīng)的 按鍵信息，給待顯示的數(shù)據(jù)加上一個(gè)對(duì)應(yīng)的值，該部分代碼如下所示： always @(posedge Clk or negedge Rst_n) if(!Rst_n) Dig_Led_Data<= 24'd0; elseif(Key_Flag) begin case(Key_Value) 4'b0001: Dig_Led_Data<= Dig_Led_Data + 23'd1; 4'b0010: Dig_Led_Data<= Dig_Led_Data + 23'd100; 4'b0100: Dig_Led_Data<= Dig_Led_Data + 23'd10000; 4'b1000: Dig_Led_Data<= Dig_Led_Data + 23'd100000; default: Dig_Led_Data<= Dig_Led_Data; endcase end 一、 測(cè)試平臺(tái)設(shè)計(jì) 本實(shí)驗(yàn)主要對(duì)數(shù)碼管驅(qū)動(dòng)引腳的狀態(tài)與預(yù)期進(jìn)行比較和分析，通過仿真，驗(yàn)證設(shè)計(jì)的正確性和合理性。數(shù)碼管驅(qū)動(dòng)模塊的testbench如下所示： `timescale 1ns/1ns module DIG_LED_DRIVE_tb; reg [23:0]data; reg clk; reg rst_n; wire [7:0]seg; wire [2:0]sel; DIG_LED_DRIVE DIG_LED_DRIVE_inst1( .Data(data), .Clk(clk), .Rst_n(rst_n), .Dig_Led_seg(seg), .Dig_Led_sel(sel) ); initial begin data = 0; clk = 1; rst_n = 0; #200; rst_n = 1; data = 24'h012345; #10000; data = 24'h518918; #10000; data = 24'h543210; #10000; $stop; end always #10 clk = ~clk; endmodule 每隔一段時(shí)間，更換數(shù)碼管的Data輸入數(shù)據(jù)，觀察數(shù)碼管的輸出是否正確。 一、 仿真分析 如有任何疑問，歡迎加入芯航線FPGA學(xué)習(xí)支持群（472607506）進(jìn)行討論 |
