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歷史 Verilog HDL 是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。該語言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首創(chuàng)的。 Phil Moorby 后來成為 Verilog － XL 的主要設(shè)計(jì)者和 Cadence 公司（ Cadence Design System ）的第一個合伙人。在 1984-1985 年間， Phil Moorby 設(shè)計(jì)出第一個名為 Verilog-XL 的仿真器； 1986 年，他對 Verilog HDL 的發(fā)展又一次作出了巨大貢獻(xiàn) —— 提出了用于快速門級仿真的 XL 算法。 隨著 Verilog-XL 算法的成功， Verilog HD 語言得到迅速發(fā)展。 1989 年， Cadence 公司收購 GDA 公司， Verilog HDL 語言成為了 Cadence 公司的私有財產(chǎn)。 1990 年， Cadence 公司決定公開 Verilog HDL 語言，并成立了 OVI （ Open Verilog International ）組織，并負(fù)責(zé)促進(jìn) Verilog HDL 語言的發(fā)展�；� Verilog HDL 的優(yōu)越性， IEEE 于 1995 年制定了 Verilog HDL 的 IEEE 標(biāo)準(zhǔn)，即 Verilog HDL1364-1995 ； 2001 年發(fā)布了 Verilog HDL1364-2001 標(biāo)準(zhǔn)。 設(shè)計(jì)流程 現(xiàn)在的數(shù)字電路系統(tǒng)規(guī)模特別大，要設(shè)計(jì)這么大一個系統(tǒng)，一般都是由總設(shè)計(jì)師把整個硬件設(shè)計(jì)任務(wù)劃分成若干個部分，編出相應(yīng)的模型（行為的或者結(jié)構(gòu)的），通過仿真加以驗(yàn)證后，再把各個模塊分配給下面的工程師。下面的工程師再細(xì)化手中的工作。這樣可以把一個大的系統(tǒng)分成很多的小系統(tǒng)分開由多人設(shè)計(jì)，從而提高設(shè)計(jì)的速度和縮短開發(fā)周期。而且有的部分可以利用 IP 核（一些成熟的商業(yè)模塊）的使用權(quán)，更為有效的開發(fā)。這樣的一個設(shè)計(jì)概念叫做自頂向下（ TOP-DOWN ）。 自頂向下的設(shè)計(jì)就是從系統(tǒng)級開始，把系統(tǒng)分成若干個基本單元，然后把這些基本單元化分成下一層次的基本單元，一直這樣下去，一直可以用 EDA 元件庫中的基本元件實(shí)現(xiàn)。 Verilog HDL 的設(shè)計(jì)流程 一般是： 1 ． 文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的 HDL 編輯環(huán)境。通常 Verilog HDL 文件保存為 .v 文件。 2 ． 功能仿真：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計(jì)可以跳過這一步，只有在布線完成之后，才進(jìn)行時序仿真）。 3 ． 邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式。邏輯綜合軟件會生成 .edf （ EDIF ）的 EDA 工業(yè)標(biāo)準(zhǔn)文件。（最好不用 MAX+PLUS II 進(jìn)行綜合，因?yàn)橹恢С?VHDL/Verilog HDL 的子集） 4 ． 布局布線：將 .edf 文件調(diào)入 PLD 廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到 CPLD/FPGA 內(nèi)。 5 ． 時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時序（也叫后仿真）。 |
