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在嵌入式系統(tǒng)中，傳統(tǒng)的SDRAM接口電路設(shè)計(jì)模式是系統(tǒng)主控芯片直接驅(qū)動所有內(nèi)存芯片的地址／控制信號。當(dāng)內(nèi)存芯片數(shù)量較多時，這類直接驅(qū)動的設(shè)計(jì)會出現(xiàn)因主控芯片的地址／控制信號驅(qū)動能力不足，而導(dǎo)致系統(tǒng)內(nèi)存工作不穩(wěn)定的問題。Registered SDRAM是指具有地ti／控制信號鎖存電路的SDRAM模塊，特點(diǎn)是系統(tǒng)主控芯片的地址／控制信號不直接驅(qū)動內(nèi)存芯片，而是通過地址／控制信號鎖存電路驅(qū)動內(nèi)存芯片的地址／控制信號。Registered SDRAM模式降低了主控制芯片地址／控制信號直接驅(qū)動的邏輯門數(shù)，同時提高了系統(tǒng)SDRAM接口電路的負(fù)載能力。當(dāng)系統(tǒng)的內(nèi)存芯片數(shù)量較多時，Regis_tered SDRAM是一種較好的設(shè)計(jì)方法。 1 Reqistered SDRAM的工作原理 在Registered SDRAM模式下，當(dāng)主控芯片對SDRAM芯片進(jìn)行訪問時，數(shù)據(jù)總線信號(DATA)要比傳統(tǒng)模式多延遲一個時鐘周期。以主控芯片對SDRAM芯片進(jìn)行單字節(jié)寫時的操作時序?yàn)槔�，對兩種模式進(jìn)行對比說明，其他時序的對比不再詳述。 對比圖1、圖2的時序可知，在主控芯片對SDRAM總線發(fā)起操作(以CS、CDRAS同時為低電平的時刻為發(fā)起時間)到數(shù)據(jù)總線(DATA)的信號(DO)有效期間，傳統(tǒng)模式為2個時鐘周期，Registered SDRAM模式為3個時鐘周期。Registered SDRAM模式在硬件電路上采用地址／控制信號，要先經(jīng)過鎖存電路的鎖存再延遲一個時鐘周期輸出的方法，消除這一時鐘周期的差異。 典型Registered SDRAM接口電路由二部分組成：地址／控制信號鎖存電路與時鐘擴(kuò)展電路。地址／控制信號鎖存電路通常由2片多通道D觸發(fā)鎖存芯片構(gòu)成。該電路將主控芯片SDRAM接口的控制信號(CS，DQM[O：7]，SDRAS，SDCAS。CKE，WE)和地址信號(ADDR)進(jìn)行鎖存，并將鎖存后輸出的信號與所有內(nèi)存芯片相對應(yīng)的地址／控制信號輸入端連接。鎖存時鐘由時鐘擴(kuò)展電路產(chǎn)生。在鎖存時鐘的上升沿對地址／控制信號進(jìn)行鎖存。地址／控制信號鎖存電路的另一功能，是對主控芯片與SDRAM芯片之間的連接進(jìn)行電氣隔離，使主控制芯片地址／控制信號直接驅(qū)動的邏輯門數(shù)得到降低，從而提高系統(tǒng)SDRAM接口電路的驅(qū)動能力。 時鐘擴(kuò)展電路的功能是對主控制芯片輸出的SDRAM時鐘進(jìn)行擴(kuò)展，即將輸入的一路SDRAM時鐘信號，擴(kuò)展為多路同頻時鐘輸出。其中一路輸出時鐘作為反饋時鐘，反饋給時鐘擴(kuò)展芯片的反饋時鐘輸入端；另外兩路輸出時鐘作為地址／控制信號鎖存電路的鎖存時鐘，分別驅(qū)動2片鎖存芯片；其他輸出時鐘分別輸出給不同的SDRAM芯片。原則上，每片SDRAM芯片均有獨(dú)立的輸入時鐘。在時鐘擴(kuò)展電路中，可以通過調(diào)節(jié)各時鐘的對地由容值．對各時鐘間的相關(guān)系進(jìn)行調(diào)整。 對SDRAM芯片而言，Registered SDRAM模式的操作時序與傳統(tǒng)模式的操作時序是等同的。這是因?yàn)樵赗egigtered SDRAM模式下，雖然數(shù)據(jù)信號較地址／控制信號延遲1個時鐘周期，但因地址／控制信號要先經(jīng)過鎖存電路的鎖存再延遲1個時鐘周期輸出，因此數(shù)據(jù)信號與地址／控制信號能同時有效到達(dá)SDRAM芯片。這一能同時有效到達(dá)的特性與傳統(tǒng)模式的時序特性是相同的。 2 Registered SDRAM接口電路芯片簡介 2.1 CDCF2510A CDCF2510A為TI公司生產(chǎn)的低skew(skew<%26;#177;125ps)、低抖動(jitte_cyc_cyc<士70 ps)的PLL時鐘驅(qū)動器。工作頻率范圍為25～140 MHz�？蓪�1路輸入時鐘擴(kuò)展為10路同頻輸出時鐘，同時具有輸出時鐘反饋功能。該芯片主要用于SDRAM接口的時鐘擴(kuò)展。芯片的內(nèi)部邏輯電路如圖3所示。 圖3所示的CLK為輸入時鐘；1Y0～1Y9為10路輸出擴(kuò)展時鐘；FBOUT、FBIN分別為反饋時鐘的輸出腳與輸入腳；G為擴(kuò)展時鐘輸出允許控制腳，高電平有效。 2.2 74ALVCF 162835APA 74ALvcFl62835APA為多通道D鎖存器。設(shè)計(jì)采用Fairchild公司的產(chǎn)品。該芯片可同時鎖存18位的輸入信號。在供電電壓為3．O～3．6 V時，鎖存延遲tpd(CLK鎖存開始到數(shù)據(jù)輸出有效的時間)最大為3．7 ns。 3 Registered SDRAM在MPC8241嵌入式系統(tǒng)中的設(shè)計(jì)實(shí)現(xiàn) MPC8241為摩托羅拉公司生產(chǎn)的較高性能32位嵌入式CPU，內(nèi)部主要集成了32位PCI總線接口，SDRAM接口以及可與Flash芯片或簡單邏輯接口芯片(如UART控制芯片)等連接的外圍總線。其SDRAM接口可工作于多種模式。本設(shè)計(jì)采用Registered SDRAM模式且對系統(tǒng)提供128 MB內(nèi)存，設(shè)計(jì)的SDRAM時鐘為1OO MHz。 對128 MB的內(nèi)存，因MPC8241的SDRAM接口數(shù)據(jù)總線寬度為64位，所以采用4片16M%26;#215;16數(shù)據(jù)位的內(nèi)存芯片，且芯片直接貼裝在PCB板上的方式實(shí)現(xiàn)。100MHz時鐘由．MPC8241產(chǎn)生，經(jīng)時鐘擴(kuò)展電路擴(kuò)展之后連接到電路中的其他芯片。硬件電路簡圖如圖5所示。 圖5中的內(nèi)存接口電路由二部分組成：地址／控制信號鎖存電路與時鐘擴(kuò)展電路。 3.1 地址／控制信號鎖存電路 該電路是將MPC824l的SDRAM接口輸出地址信號和控制信號利用2片74ALVCFl62835APA進(jìn)行鎖存，并將鎖存輸出信號與所有內(nèi)存芯片對應(yīng)腳連接。2片鎖存芯片的設(shè)計(jì)電路如圖6、圖7所示。 在圖6和圖7中，U2與U3的右側(cè)信號與MPC8241對應(yīng)信號相連接，左側(cè)的信號與4片內(nèi)存芯片的地址／控制信號引腳連接。U2與U3分別利用鎖存時鐘R_CLK0和R_CLKl的上升沿對輸入信號進(jìn)行鎖存。2片鎖存芯片的OE、LE腳均設(shè)計(jì)為低。 內(nèi)存芯片與MPC8241之間的信號連接如表1所列。 在電路設(shè)計(jì)時，信號(RCSO、RAO～RAl2、RBA0、RBAl、RRAS、RCAS、RWE、RCKE）與所有內(nèi)存芯片對應(yīng)引腳連接。數(shù)據(jù)信號RDQ0～RDQ63以8位為一組分配給4片內(nèi)存芯片。 3.2時鐘擴(kuò)展電路 時鐘擴(kuò)展電路如圖8所示。該電路將MPC8241輸出的SDRAM時鐘信號CKl通過時鐘擴(kuò)展芯片(CDCVF25I0A)進(jìn)行同頻時鐘擴(kuò)展，即將l路SDRAM時鐘信號CKl擴(kuò)展為6路時鐘輸出。其中4路輸出時鐘(PCLK0～PCLK3)分別輸出給4顆內(nèi)存芯片。另外2路時鐘(R_CI，K0，R_CLKl)分別與2片鎖存芯片的鎖存時鐘輸入腳連接，作為地址／控制信號鎖存電路的鎖存時鐘；同時，輸出反饋時鐘與芯片時鐘反饋輸入端連接。 4 原理設(shè)計(jì)與布局布線規(guī)則 與傳統(tǒng)的SDRAM接口電路相比．Registered SDARM電路對線路電氣參數(shù)的設(shè)計(jì)約束相對寬松，設(shè)計(jì)時基本不用考慮主控芯片的驅(qū)動能力；但因Registered SDRAM也是較高速的接口電路，因此其電路設(shè)計(jì)也應(yīng)遵循一定的規(guī)則，以保證設(shè)計(jì)電路的可靠性和穩(wěn)定性。 (1)原理設(shè)計(jì)規(guī)則 ①在各芯片的時鐘輸入端設(shè)計(jì)相位調(diào)節(jié)電容，電容值可設(shè)置為10pF，可根據(jù)實(shí)測數(shù)據(jù)調(diào)整。 ②在各SDRAM芯片的數(shù)據(jù)引腳，分別設(shè)計(jì)串接匹配電阻。匹配電阻值可設(shè)置為l0Ω。 ③每片鎖存芯片的鎖存時鐘分別采用時鐘擴(kuò)展電路的不同輸出時鐘。 ④每片SDRAM芯片的輸入時鐘分別采用時鐘擴(kuò)展電路的不同輸出時鐘。 ⑤在時鐘擴(kuò)展芯片的時鐘輸出腳設(shè)計(jì)串接匹配電阻。匹配電阻值可設(shè)置為l0Ω。 ⑥鎖存芯片的輸出端設(shè)計(jì)串接匹配電阻。匹配電阻值可設(shè)置為lOΩ。 (2)布線規(guī)則 ①SDRAM數(shù)據(jù)線：MPC824l到同-SDRAM芯片的數(shù)據(jù)信號走線需要進(jìn)行等長控制，長度誤差控制在士5％之內(nèi)。 ②SDRAM地址／控制線：鎖存芯片到同-SDRAM芯片的地址／控制信號走線需要進(jìn)行等長控制，長度誤差控制在士5％之內(nèi)。 ③時鐘擴(kuò)展電路輸出到鎖存芯片的2路鎖存時鐘，其走線需要進(jìn)行等長控制，長度誤差控制在士l.27mm之內(nèi)。 ④時鐘擴(kuò)展電路輸出到SDRAM芯片的4路時鐘，其走線需要進(jìn)行等長控制，長度誤差控制在士l.27 mm之內(nèi)。 ⑤鎖存芯片到SDRAM芯片的地址／控制信號與時鐘擴(kuò)展電路到相應(yīng)SDRAM芯片的時鐘走線長度基本等長，長度誤差控制在%26;#177;5％以內(nèi)。 ⑥時鐘擴(kuò)展電路反饋時鐘走線長度與時鐘擴(kuò)展電路到SDRAM芯片的時鐘平均走線長度基本等長，長度誤差控制在士l0％以內(nèi)。 ⑦M(jìn)PC824l與SDRAM芯片之間的數(shù)據(jù)線、地址線、控制線以及時鐘線的走線長度基本等長，長度誤差控制在%26;#177;10%以內(nèi)。 (3)布局規(guī)則 ①所有相位調(diào)節(jié)電容靠近接收端放置。 ②所有時鐘串接匹配電阻靠近發(fā)送端放置。 ③SDRAM芯片數(shù)據(jù)引腳的串接匹配電阻靠近SDRAM芯片。 ④鎖存芯片輸出端的串接匹配電阻靠近輸出端放置。 (4)其他設(shè)計(jì)規(guī)則 ①各走線須進(jìn)行阻抗控制，即單端線按50Ω阻抗進(jìn)行控制。 ②芯片的電源腳須設(shè)汁退耦電容，容值可取O.1μF。原則上，每個電源腳均須設(shè)計(jì)一退耦電容且布局時盡可能靠近電源腳。 ③完整的地層和電源層，至少應(yīng)保證完整的地層。 ④時鐘信號盡量走內(nèi)層，以減小EMI。 5 設(shè)計(jì)電路的調(diào)試 按照上述規(guī)則設(shè)計(jì)的硬件電路，通常只需對相位調(diào)節(jié)電容值略作調(diào)整即可實(shí)現(xiàn)在100 MHz的SDRAM時鐘下穩(wěn)定工作。相位調(diào)節(jié)電容值的范圍一般為5"15pF。若時序參數(shù)的裕量足夠，相位調(diào)節(jié)電容也可不焊接。 結(jié) 語 上述內(nèi)容對在同類型的嵌入式系統(tǒng)中進(jìn)行Regis-tered SDRAM電路設(shè)計(jì)有一定的參考價值。Registered內(nèi)存設(shè)計(jì)方法是一種較好的大容量內(nèi)存設(shè)計(jì)方法，在高性能計(jì)算機(jī)上已經(jīng)得到廣泛應(yīng)用，但在嵌入式系統(tǒng)中還不為大多數(shù)科研工作者所熟悉。這里，推薦給各位同行，期望共同探討。 |
