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變化迅速的市場(chǎng)需求驅(qū)使越來越多的系統(tǒng)設(shè)計(jì)者在他們的嵌入式解決方案中使用PLD來緩解產(chǎn)品上市時(shí)間的壓力以及設(shè)計(jì)靈活性需求。該市場(chǎng)傳統(tǒng)上由ASSP和ASIC所主宰。而PLD過去一直被認(rèn)為是高成本、高功耗的方案。但是，隨著摩爾定律的繼續(xù)生效使PLD的單位成本不斷下降，在諸如通信、計(jì)算、外設(shè)、工業(yè)、醫(yī)療、消費(fèi)和汽車等大批量應(yīng)用中，PLD的靈活性、可編程性和加快上市的固有優(yōu)點(diǎn)成為可行的ASIC和ASSP替代方案。而且硅工藝和設(shè)計(jì)優(yōu)化使PLD可用于廣泛的低功耗應(yīng)用。 上市時(shí)間與設(shè)計(jì)靈活性 隨著市場(chǎng)需求迅速變化，產(chǎn)品快速上市顯得比過去更加關(guān)鍵。最可行的解決方案是縮短開發(fā)周期以緩解上市時(shí)間的壓力。可編程邏輯可使設(shè)計(jì)者達(dá)此目的。圖1以基于兩者的產(chǎn)品開發(fā)周期的比較，說明PLD產(chǎn)品如何有助于新產(chǎn)品的引入。 圖1:產(chǎn)品開發(fā)周期 另外，由于產(chǎn)品生命周期的縮短，ASSP的固定功能特性無法滿足產(chǎn)品變化的需求。越來越多的設(shè)計(jì)者在他們的產(chǎn)品中使用可編程邏輯，通過修改PLD設(shè)計(jì)和重構(gòu)器件執(zhí)行新的操作以開發(fā)新功能和標(biāo)準(zhǔn)品。使用可編程邏輯，設(shè)計(jì)者可以在引入產(chǎn)品時(shí)提供幾個(gè)不同的版本，以及能在現(xiàn)場(chǎng)對(duì)產(chǎn)品進(jìn)行任意的更新，而無需額外的工程計(jì)劃并能降低成本。 生產(chǎn)成本 一般會(huì)使用PLD來實(shí)現(xiàn)產(chǎn)品原型，然后用ASIC進(jìn)行量產(chǎn)。然而ASIC開發(fā)過程需要很長(zhǎng)的開發(fā)周期和非常高的一次性工程費(fèi)用（NRE）。因此，問題就變成到底是用ASIC的投資回報(bào)好還是用PLD的投資回報(bào)好。（90nm或更先進(jìn)）工藝的進(jìn)步使得PLD制造商縮小了與ASIC之間的大批量?jī)r(jià)格差距。10萬片及以上的128個(gè)宏單元或更小的超低密度PLD的批量單價(jià)大約為1.5美元。 使用CPLD和FPGA進(jìn)行設(shè)計(jì)需要考慮靜態(tài)功耗和動(dòng)態(tài)功耗。在大多數(shù)電池供電的應(yīng)用中，為了延長(zhǎng)電池的壽命，待機(jī)或靜態(tài)電流是最關(guān)鍵的參數(shù)。大多數(shù)應(yīng)用中，瞬態(tài)大電流只是短暫的（例如用手機(jī)交談時(shí)）。而大多數(shù)時(shí)間內(nèi)處于待機(jī)狀態(tài)的手機(jī)幾乎不消耗電能。在系統(tǒng)中進(jìn)行設(shè)計(jì)優(yōu)化可以進(jìn)一步降低功耗。 低密度、低功耗CPLD 對(duì)于較小的設(shè)計(jì)，例如總線接口、橋接和手持設(shè)備（見圖2），使用低功耗、基于閃存的CPLD能提供更低成本的低到超低密度的解決方案。 對(duì)于功耗敏感型應(yīng)用，Lattice半導(dǎo)體公司的ispMACH4000Z（Z表示零功耗）CPLD能提供相當(dāng)好的低功耗解決方案。 圖2:用Lattice ispMACH4000Z進(jìn)行PMP設(shè)計(jì) 由于可從多個(gè)供應(yīng)商那里選擇眾多的器件，因此完全理解設(shè)計(jì)需求變得尤為重要。下列準(zhǔn)則有助設(shè)計(jì)者選擇合適的CPLD： 1. 靜態(tài)和動(dòng)態(tài)功耗的預(yù)算是多少？ 2. 為了向橋接和接口應(yīng)用提供總線寬度，所需I/O和邏輯的比值是多少？ 3. 該應(yīng)用的最佳密度和封裝是什么？ 4. 輸出所需的電壓容差是多少？ 5. 所需的時(shí)序裕度是多少？ 6. 所選的器件是否現(xiàn)場(chǎng)可編程的，以及開發(fā)工具是否容易使用？ 7. 有哪些安全性的要求？ 不同CPLD供應(yīng)商有不同的規(guī)范和要求，因此選擇合適的器件取決于哪些參數(shù)對(duì)設(shè)計(jì)是關(guān)鍵的。表1為該器件為匹配設(shè)計(jì)要求而提供的一組規(guī)范。 表1 該器件為匹配設(shè)計(jì)要求而提供的一組規(guī)范 中密度PLD設(shè)計(jì)的低功耗解決方案 高密度設(shè)計(jì)需要基于查閱表(LUT)的PLD，例如FPGA或者交叉式PLD器件。這些器件能夠提供更多的嵌入式的功能、更大的存儲(chǔ)器、更高速度、用于時(shí)序管理的PLL和DLL、DSP以及串行連接。采用LUT結(jié)構(gòu)，F(xiàn)PGA可以滿足這些設(shè)計(jì)要求，提供更大的設(shè)計(jì)靈活性。 大多數(shù)基于LUT的FPGA沒有“零功耗”選擇。但是系統(tǒng)設(shè)計(jì)者可以在系統(tǒng)的某些工作周期中關(guān)閉器件以降低功耗。圖3給出了非易失FPGA的快速電源冷啟動(dòng)是如何降低總功耗的。上電之后能迅速地獲取邏輯功能的非易失器件對(duì)這些應(yīng)用是理想的。另一方面，基于SRAM的FPGA耗費(fèi)大部分工作周期用于配置。 圖3:用非易失FPGA在工作周期中降低功耗 大多數(shù)FPGA是基于SRAM的，但是現(xiàn)在已有基于閃存的非易失FPGA。非易失FPGA比基于SRAM的FPGA更具設(shè)計(jì)優(yōu)勢(shì)。(參見圖4)除了管理電源的功能之外，非易失FPGA的優(yōu)點(diǎn)還包括： 1. 無需引導(dǎo)PROM，減少了材料清單（BOM）中的器件； 2. 無需位流，提供最高的設(shè)計(jì)安全性； 3. 實(shí)時(shí)的系統(tǒng)內(nèi)可編程性具有調(diào)試和更新能力； 4. 無限重構(gòu)的SRAM FPGA結(jié)構(gòu)。 圖4:非易失FPGA Lattice半導(dǎo)體公司的交叉式可編程器件MachXO就是一個(gè)很好的例子。相對(duì)傳統(tǒng)CPLD來說，MachXO器件兼有FPGA和CPLD的非易失、低成本、瞬時(shí)上電的高性能邏輯解決方案的優(yōu)點(diǎn)。 本文小結(jié) 由于具備上市時(shí)間優(yōu)勢(shì)、靈活性、可編程性和低功耗選擇，CPLD和 FPGA在迅速變化的市場(chǎng)中成為廣泛應(yīng)用的可行的設(shè)計(jì)解決方案。具多種密度和多樣嵌入功能特色的PLD能為設(shè)計(jì)提供快速開發(fā)周期。正如文中所述，它們能夠針對(duì)低功耗和系統(tǒng)的高度整合進(jìn)行設(shè)計(jì)優(yōu)化。隨著工藝的不斷改進(jìn)，ASIC與 PLD之間的價(jià)格也正迅速接近。 |
