VHDL 語(yǔ)法出錯(cuò)，請(qǐng)大幫看一下

Armoric

Process (RST)
Begin
if RST = '0' then RSTY <= '1';  --2010/11/29
ELSIf RST'event and RST='1' then RSTY<= CFRESET;
end if;
end process;

以上這段代碼在綜合時(shí)提示：unsupported Clock statement.
錯(cuò)語(yǔ)定位在 IF RST='0' then RSTY <='1';

zpf03

沒(méi)有這樣的電路，改成下面的就沒(méi)事了：
Process (RST)
Begin
if RST = '0' then
      RSTY <= '1';  --2010/11/29
else
       RSTY<= CFRESET;
end if;
end process;
不就是要在rst信號(hào)的上升沿讓RSTY輸出CFRESET嗎。你原先的語(yǔ)句根本就沒(méi)有那樣的電路。

Armoric

謝謝！
我現(xiàn)在也是這么改的，目前沒(méi)發(fā)現(xiàn)有什么異常。對(duì)VHDL不熟，現(xiàn)在是在修改前人做的一個(gè)項(xiàng)目，痛苦死我了�？戳�(xí)慣Verilog了。

bashao

Process (RST)
Begin
if（ RST'event and  RST = '0'） then RSTY <= '1';  --2010/11/29
ELSIf RST'event and RST='1' then RSTY<= CFRESET;
end if;
end process;
我這是  上升沿有效或者下降沿有效

看能否行

Armoric

回復(fù)4樓bashao：

試了，你這種方法按嚴(yán)格的綜合是不過(guò)的提示：line 372: Signal RSTY cannot be synthesized, bad synchronous description.

可能老的版本ISE是可以的，新的就不行了。我的項(xiàng)目也是以前用的5.X的版本寫的，現(xiàn)在我用的9.1i，所以就出來(lái)了這個(gè)錯(cuò)誤和一大堆警告，警告的類型都是提示Process中用到的信號(hào)沒(méi)有包含在敏感信號(hào)中。

baiyefengqi

看硬件電路，有的可以雙邊沿觸發(fā)。