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勇敢的芯伴你玩轉(zhuǎn)Altera FPGA連載87：FPGA片內(nèi)RAM實例之FPGA在線調(diào)試 特權(quán)同學(xué)，版權(quán)所有 配套例程和更多資料下載鏈接： http://pan.baidu.com/s/1i5LMUUD 
連接好下載線，給CY4開發(fā)板供電。 點擊菜單“Tools à SignalTap II Logic Analyzer”，進入邏輯分析儀主頁面。 在右側(cè)的“JTAG ChinaConfiguration”窗口中，建立好USB Blaster的連接后，點擊“SOF Manager”后面的Programmer按鈕進行下載。 如圖9.52所示，在“trigger”下面羅列了我們已經(jīng)添加好的需要觀察的信號，尤其是在ram_wren信號的TriggerConditions一列，我們設(shè)置了值上升沿，表示ram_wren上升沿時我們將觸發(fā)采集。另外，我們用鼠標(biāo)點擊選中Instance下面的唯一一個選項，然后單擊InstanceManager后面的運行按鈕，執(zhí)行一次觸發(fā)采集。
圖9.52 觸發(fā)信號 波形如圖9.53所示。兩組密密麻麻的數(shù)據(jù)，前面一組ram_wren拉高了，并且每個時鐘周期ram_addr都在變化，表示這是一組寫入RAM不同地址的數(shù)據(jù)；而后面一組ram_wren為低電平，而ram_addr也一直在變化，表示讀出RAM不同地址的數(shù)據(jù)。
圖9.53 RAM寫入數(shù)據(jù)波形 將寫入的頭幾個數(shù)據(jù)放大，如圖9.54所示。這里01h地址寫入數(shù)據(jù)56h；02h地址寫入數(shù)據(jù)57h；03h地址寫入數(shù)據(jù)58h；……。
圖9.54 RAM寫入數(shù)據(jù)波形放大 將地址變化時，讀數(shù)據(jù)的時序放大，如圖9.55所示。和上一節(jié)ROM實例一樣，RAM的讀地址出現(xiàn)時，它所對應(yīng)的數(shù)據(jù)也是滯后兩個時鐘周期出現(xiàn)。因此，這里01h地址對應(yīng)的數(shù)據(jù)不是75h，而是56h;02h地址對應(yīng)讀出數(shù)據(jù)57h；03h對應(yīng)讀出數(shù)據(jù)58h；……。這和前面相應(yīng)寫入地址的數(shù)據(jù)是一致的。
圖9.55 RAM讀數(shù)據(jù)波形 |
