我的畢業(yè)設(shè)計(jì)，你的畢業(yè)設(shè)計(jì)什么？你想做什么題目，基于FPGA的雙路低頻信號(hào)發(fā)生器設(shè)計(jì)

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基于FPGA的雙路低頻信號(hào)發(fā)生器設(shè)計(jì)

摘要
       本設(shè)計(jì)是基于Altera公司的Cyclone II系列EP2C8Q208C8N芯片的雙路低頻信號(hào)發(fā)生器。系統(tǒng)應(yīng)用FPGA內(nèi)部特有的可配置IP核和鎖相環(huán)等設(shè)計(jì)信號(hào)發(fā)生器。整個(gè)系統(tǒng)由觸摸屏人機(jī)操控界面、紅外操控、信號(hào)發(fā)生器、疊加電路組成。信號(hào)發(fā)生器可輸出兩路相互獨(dú)立的信號(hào)，信號(hào)類型有矩形波、三角波以及正弦波。兩路信號(hào)的頻率、幅值、相位、占空比等參數(shù)都可通過紅外遙控以及觸摸屏調(diào)節(jié)和預(yù)置。頻率的預(yù)置范圍為1000赫茲到2000赫茲，步進(jìn)值為1赫茲。幅值的預(yù)置范圍為0V～5V，相位的預(yù)置范圍為0°～360°，占空比預(yù)置范圍為0～100%，且步進(jìn)值都小于1。當(dāng)兩路波形都為正弦信號(hào)時(shí)，可以通過疊加電路對(duì)兩路正弦信號(hào)進(jìn)行疊加。
系統(tǒng)結(jié)構(gòu)框
本設(shè)計(jì)是以Altera公司的可編程芯片做載體，運(yùn)用Verilog作為軟件設(shè)計(jì)工具，從而實(shí)現(xiàn)DDS原理，即信號(hào)發(fā)生器的核心思想。再加上信號(hào)發(fā)生器的硬件電路就可以輸出特定的信號(hào)，也就是本設(shè)計(jì)中的數(shù)/模轉(zhuǎn)換電路。從電池兼容EMC考慮，該電路的布局要緊湊的硬件，使導(dǎo)線長度盡可能短。這樣即可以避免內(nèi)部自身線路時(shí)間的干擾，也可以避免外界的干擾，適當(dāng)增加濾波器來屏蔽干擾。這樣就可以提高輸出信號(hào)的質(zhì)量。所有信號(hào)的參數(shù)可以通過兩種方式程控調(diào)節(jié)，即人機(jī)操控方式和紅外遙控方式。從圖中可以看出系統(tǒng)主要由觸摸屏人機(jī)操控界面、紅外操控、信號(hào)發(fā)生器、疊加電路等組成。

軟件設(shè)計(jì)
       軟件設(shè)計(jì)包括三個(gè)部分，控制部分、信號(hào)發(fā)生部分、數(shù)據(jù)存儲(chǔ)部分。FPGA的具體程序是采用頂層原理圖分塊編程的方式。控制部分實(shí)現(xiàn)觸摸屏和紅外遙控對(duì)信號(hào)參數(shù)設(shè)置的功能，信號(hào)發(fā)生部分產(chǎn)生三種信號(hào)，正弦波、方波、三角波，數(shù)據(jù)存儲(chǔ)部分存儲(chǔ)三種信號(hào)的波形數(shù)據(jù)。

       FPGA軟件設(shè)計(jì)采用頂層原理圖模式，正弦波、三角波、矩形波信號(hào)發(fā)生器的頂層模塊原理圖，塊內(nèi)是用Verilog語言編寫的程序。

   

系統(tǒng)電路圖
       這是我大學(xué)期間第一次將所做的設(shè)計(jì)做出PCB，并且真正打樣焊接出來，這個(gè)過程讓我明白設(shè)計(jì)文件和打樣出的實(shí)物的區(qū)別，需要注意的點(diǎn)。大家能看出來我這次PCB上有哪些錯(cuò)誤嗎？請(qǐng)留言哦。

   

實(shí)測(cè)輸出波形
       輸出兩路獨(dú)立的方波、正弦波、三角波。

  

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