Xilinx Artix-7 FPGA快速入門、技巧與實例連載6——FPGA開發(fā)流程
鏈接：https://share.weiyun.com/53UnQas file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image002.jpg 如圖1.32所示，這是一個基于FPGA開發(fā)工具的開發(fā)流程圖。當然了，在此之前，從FPGA項目的提上議程開始，設計者需要進行FPGA功能的需求分析，然后進行模塊的劃分，比較復雜和龐大的設計，則會通過模塊劃分把工作交給一個團隊的多人協(xié)作完成。各個模塊的具體任務和功能劃分完畢（通常各個模塊間的通信和接口方式也同時被確定），則可以著手進行詳細設計，其各個步驟包括設計輸入、設計綜合、約束輸入、設計實現(xiàn)、分析實現(xiàn)結果（查看工具給出的各種報告結果）。為了保證設計達到預期要求，設計仿真以及設計優(yōu)化則穿插其間。在EDA工具上驗證無誤后，則可以生成下載配置文件燒錄到實際器件中進行板級的調(diào)試工作。從圖中的箭頭示意不難看出，設計的迭代性是FPGA開發(fā)過程中的一個重要特點，這就要求設計者從一開始就要非常認真細致，否則后續(xù)的很多工作量可能就是不斷的返工。 file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image004.gif
基于Xilinx的Vivado開發(fā)工具，我們對以上開發(fā)流程所涉及的各個步驟做簡要的說明。 設計輸入 設計輸入階段，設計者需要創(chuàng)建FPGA工程，并且創(chuàng)建或添加設計源文件到工程中。FPGA工程包含了各種不同類型的源文件和設計模塊，比如HDL文件、EDIF或NGC網(wǎng)表文件、原理圖、IP核模塊、嵌入式處理器以及數(shù)字信號處理器模塊等。 設計綜合 設計綜合階段，F(xiàn)PGA開發(fā)工具的綜合引擎將編譯整個設計，并將HDL源文件轉譯為特定結構的設計網(wǎng)表。Vivado設計工具內(nèi)置Synthesis綜合功能，也支持第三方綜合工具，如Synplify, SynplifyPro和Precision等軟件工具的使用。 約束輸入 約束輸入階段，設計者可以指定時序、布局布線或者其它的設計要求。Vivado工具支持專用的編輯器實現(xiàn)時序約束、I/O引腳約束和布局布線約束。 設計仿真 在整個開發(fā)過程的任意時刻，設計者都可以使用仿真工具對FPGA工程進行功能驗證，比如Vivado內(nèi)置的仿真器或者第三方工具ModelSim仿真器。 設計實現(xiàn) 設計綜合之后，接著就需要設計實現(xiàn)，將邏輯設計進一步轉譯為可以被下載燒錄到目標FPGA器件中的特定物理文件格式。使用Vivado的工程導航窗口中支持的目標和策略設置屬性，可以控制設計實現(xiàn)以及結果優(yōu)化。為了更快的達到設計目標，可以使用SmartXplorer進行不同的處理策略實現(xiàn)，達到多次的自動實現(xiàn)處理以完成設計目標。 分析實現(xiàn)結果 完成設計實現(xiàn)后，必須對設計約束、器件資源占用率、實現(xiàn)結果以及功耗等設計性能進行分析。既可以查看靜態(tài)報告，也可以使用Vivado中內(nèi)置的工具動態(tài)的查看設計綜合實現(xiàn)的結果。對于時序結果和功耗結果，Vivado內(nèi)置工具中都可以進行查看。此外，在系統(tǒng)調(diào)試時也可以使用在線邏輯分析儀ILA。 設計優(yōu)化 基于對設計結果的分析，設計者可以對設計源文件、編譯屬性或設計約束進行修改，然后重新綜合、實現(xiàn)以達到設計最優(yōu)化。 板級調(diào)試 在生成下載配置文件后，設計者便可以對FPGA器件進行調(diào)試。在此過程中，既可以實現(xiàn)下載配置文件的快速在線燒錄進行實時調(diào)試驗證，也可以實現(xiàn)產(chǎn)品固化燒錄使其可以離線運行。 當然了，對于沒有實際工程經(jīng)驗的初學者而言，這個流程圖可能不是那么容易理解。不過沒有關系，我們會簡化這個過程，從實際操作角度，以一個比較簡化的順序的方式來理解這個流程。如圖1.33所示，從大的方面來看，F(xiàn)PGA開發(fā)流程不過是三個階段，第一個階段是概念階段，或者也可以稱之為架構階段，這個階段的任務是項目前期的立項準備，如需求的定義和分析、各個設計模塊的劃分；第二個階段是設計實現(xiàn)階段，這個階段包括編寫RTL代碼、并對其進行初步的功能驗證、邏輯綜合和布局布線、時序驗證，這一階段是詳細設計階段；第三個階段是FPGA器件實現(xiàn)，除了器件燒錄和板級調(diào)試外，其實這個階段也應該包括第二個階段的布局布線和時序驗證，因為這兩個步驟都是和FPGA器件緊密相關的。我們這么粗略的三個階段劃分并沒有把FPGA整個設計流程完全的孤立開來，恰恰相反，從我們的階段劃分中，我們也看到FPGA設計的各個環(huán)節(jié)是緊密銜接、相互影響的。 file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image006.jpg
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