|
歐洲半導(dǎo)體技術(shù)研究組織IMEC最近比較了使用一種平面型晶體管以及兩種FinFET垂直結(jié)構(gòu)（分別使用了體硅和SOI襯底）晶體管制程技術(shù)分別制造同樣的六晶體管結(jié)構(gòu)SRAM電路的結(jié)果，這次實(shí)物比較的目的是研究平面型晶體管與Finfet垂直結(jié)構(gòu)晶體管在尺寸微縮能力以及制程變差控制方面的差別。 IMEC這次對比測試的結(jié)果是Finfet在制程變差控制方面以及產(chǎn)品良率方面要優(yōu)于平面型結(jié)構(gòu)晶體管。 IMEC表示，根據(jù)實(shí)驗(yàn)結(jié)果顯示，兩種Finfet結(jié)構(gòu)晶體管（分別基于體硅襯底和SOI襯底）在用于制造中大規(guī)模SRAM陣列時，其產(chǎn)品的良率均相對平面型晶體管更高。另外盡管IMEC表示不會透露這次實(shí)驗(yàn)是基于哪一級別的制程，但據(jù)猜測其制程等級應(yīng)在28nm-22nm范圍內(nèi)。 隨著器件尺寸微縮程度的提高，電路中集成的各個CMOS晶體管在電氣參數(shù)方面的差別也會隨之提升。這主要是由于晶體管溝道及漏源區(qū)雜質(zhì)摻雜濃度的波動導(dǎo)致的，尺寸小的晶體管受摻雜雜質(zhì)波動的影響顯然更大，這樣彼此靠經(jīng)的晶體管之間的電氣性能差別也會變大，而這則導(dǎo)致SRAM存儲單元性能的可預(yù)測性和可控性惡化。 IMEC表示，因?yàn)樯鲜龅脑颍?2nm及更高等級制程的六晶體管型SRAM電路制作難度還是相當(dāng)大的。但從這次比較結(jié)果來看，F(xiàn)infet晶體管在漏電控制和制程變差方面性能更加優(yōu)異，而且采用Finfet技術(shù)的晶體管其晶體管密度也相對更高。 在總?cè)萘看笥?28KB的SRAM電路上的試驗(yàn)結(jié)果表明，兩中Finfet技術(shù)的優(yōu)越性都比平面型結(jié)構(gòu)晶體管技術(shù)更為優(yōu)越。晶體管之間的電氣參數(shù)變差也更小，因此相比平面型晶體管可以使用更低功率的電源，VCC電壓也更低。在溝道未摻雜雜質(zhì)的情況下，SOI襯底Finfet晶體管(SOIFF)的工作電壓相比平面型晶體管要低200mV。在密度為32Mbit密度的SRAM電路上的實(shí)驗(yàn)結(jié)果則表明，在溝道未摻雜雜質(zhì)的情況下，SOIFF結(jié)構(gòu)的晶體管陣列在0.7V工作電壓條件下的芯片良率可達(dá)到95%，而Gbit級別密度的工作電壓則會稍有提高。 PS:盡管IMEC沒有明說，但小編個人猜測所謂的“一種平面型晶體管”很可能是使用基于FDSOI技術(shù)的平面型晶體管進(jìn)行測試的結(jié)果。另，Intel已經(jīng)在其22nm節(jié)點(diǎn)制程啟用Finfet技術(shù)，而臺積電，Globfoundries等則需等到14nm節(jié)點(diǎn)才會使用這種技術(shù)。 |
