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在前面幾節(jié)講的都是 GPIO 的功能，本章我們會(huì)講解如何修改和配置 CPU 的主頻，了解 iMX6ULL 的時(shí)鐘系統(tǒng)。 15.1 i.MX6ULL 時(shí)鐘系統(tǒng) iMX6ULL 的系統(tǒng)主頻為 528MHz，有些型號(hào)可以跑到 696MHz，但是默認(rèn)情況下 iMX6ULL 的主頻為396MHz。我們想要讓 iMX6ULL 運(yùn)行時(shí)候達(dá)到最大性能，就需要將主頻上調(diào)至最大 528MHz，或者更大，其它的外設(shè)時(shí)鐘也要設(shè)置到 NXP 官方推薦的值。 更多關(guān)于芯片的時(shí)鐘可以查閱 《IMX6ULL 參考手冊(cè).pdf》的第 10 章“Chapter 10 Clock and PowerManagement”和第 18 章“Chapter 18 Clock Controller Module (CCM)”，這兩章有詳細(xì)的講解。 系統(tǒng)時(shí)鐘 我們打開核心板原理圖，搜索“RTC_XTALI”即可看到如圖 15.1.1 內(nèi)容： 
這里我們可以看到有兩個(gè)晶振。32.768KHz 的晶振是 RTC（實(shí)時(shí)時(shí)鐘）的時(shí)鐘源。24MHz 晶振是 CPU 內(nèi)核及其他外設(shè)的時(shí)鐘源。 PPL（Phase Locked Loop）時(shí)鐘源 iMX6ULL 系列外設(shè)所需要的時(shí)鐘源，都是由 24MHz 晶振倍頻產(chǎn)生的，一共有 7 組，如圖 15.1.2 所示：
PPL1（ARM_PLL）：這個(gè) PPL 供內(nèi)核使用，可編程倍頻器，最高可達(dá) 1.3GHz。注意，此頻率高于芯片支持的最大頻率 1.0 GHz。 PPL2（System_PLL 或 528_PLL）：固定 22 倍頻，產(chǎn)生 528MHz。這個(gè) PPL 還分出 4 路 PFD，即PLL2_PFD0~PLL2_PFD3，528_PLL 和 PLL2_PFD0~PLL2_PFD3 為各種總線提供時(shí)鐘。他們不提供精確的或恒定的頻率，可以實(shí)現(xiàn)動(dòng)態(tài)調(diào)頻。通常的，528_PLL 和 PLL2_PFD0~PLL2_PFD3 作為系統(tǒng)內(nèi)部總線，內(nèi)部邏輯處理單元，DDR 接口，NAND/NOR 接口模塊等的時(shí)鐘源。 PPL3（USB1_PLL）：用于 USBPHY（OTG PHY），固定 20 倍頻，同樣分出 4 路 PFD，即 PLL3_PFD0~PLL3_PFD3，產(chǎn)生了 480MHz 的 VCO 頻率和 24MHz 振蕩器。主 PPL 和 4 路 PFD 也可作為其他接口時(shí)鐘輸入。 PPL4（Audio PLL）：用于音頻外設(shè)，提供低抖動(dòng)和高精度音頻時(shí)鐘，頻率范圍為 650MHz～1300MHz，頻率分辨率優(yōu)于 1Hz�？梢赃x擇 1/2/48/16 分頻。 PPL5（Video PLL）：用于標(biāo)準(zhǔn)視頻顯示外設(shè)，提供低抖動(dòng)和高精度音頻時(shí)鐘，頻率范圍為 650MHz～1300MHz，頻率分辨率優(yōu)于 1Hz。該時(shí)鐘主要用作顯示和視頻接口的時(shí)鐘�？梢赃x擇 1/2/48/16 分頻。 PPL6（ENET_PLL）：固定為 20+5/6 倍頻，產(chǎn)生 500MHz，在此基礎(chǔ)上產(chǎn)生 25/50/100/125MHz 網(wǎng)絡(luò)時(shí)鐘。 PPL7（USB2_PLL）：用于 USB2PHY（OTG PHY），固定 20 倍頻，產(chǎn)生了 480MHz 的 VCO 頻率和 24MHz振蕩器。 時(shí)鐘樹 如此多的時(shí)鐘分支都要一一對(duì)應(yīng)不同的外設(shè)。我們要參考《IMX6ULL 參考手冊(cè).pdf》里的 18.3 小結(jié)“CCMClock Tree”，來(lái)學(xué)習(xí)如何選擇 PPL 時(shí)鐘。
時(shí)鐘樹整體分為三個(gè)部分：CLOCK SWITCHER、CLOCK ROOT GENERATOR 和 SYSTEM CLOCKS。其中左邊的CLOCK_SWITCHER 就是我們上一小節(jié)講解的那 7 路 PLL 和 8 路 PFD，右邊的 SYSTEM CLOCKS 就是芯片外設(shè)，中間的 CLOCK ROOT GENERATOR 部分的作用就是選擇合適的時(shí)鐘接入外設(shè)接口，負(fù)責(zé)給 CLOCK SWITCHER 和SYSTEM CLOCKS 連線。就是在 7 路 PLL 和 8 路 PFD 選擇合適時(shí)鐘源，提供給外設(shè)使用。 我們以 ESAI 外設(shè)為例，ESAI 時(shí)鐘圖 15.1.5 所示：
這里的 CLOCK ROOT GENERATOR 又被分成三部分： ESAI_CLK_SEL：時(shí)鐘源選擇器，手冊(cè)中搜索“ESAI_CLK_SELESAI ”可知，有 4 個(gè)可選的時(shí)鐘源：PLL4、PLL5、PLL3_PFD2 和 pll3_sw_clk。具體選擇哪一路作為 ESAI 的時(shí)鐘源是由寄存器 CCM->CSCMR2 的ESAI_CLK_SEL 位來(lái)決定的，用戶可以自由配置。如圖 15.1.6 所示：
1. ESAI_CLK_PRED：一次分頻，手冊(cè)中搜索“ESAI_CLK_PRED”可知，有 1~8 分頻 8 種選擇，分頻值由寄存器 CCM_CS1CDR 的 ESAI_CLK_PRED 來(lái)確定的，假如現(xiàn)在 PLL4=650MHz，我們選擇 PLL4 作為 ESAI 時(shí)鐘，一次分頻選擇 2 分頻，那么此時(shí)的時(shí)鐘就是 650/2=325MHz。如圖 15.1.7 所示：
2. ESAI_CLK_PODF：二次分頻，手冊(cè)中搜索“ESAI_CLK_PODF”可知，在一次分頻的基礎(chǔ)上在此分頻，有 1~8 分頻 8 種選擇，經(jīng)過此分頻器以后的時(shí)鐘就是 325/8=40.625MHz。因此最終進(jìn)入到 ESAI 外設(shè)的時(shí)鐘就是 40.625MHz。 以上是以外設(shè) ESAI 為例的設(shè)置方式，其他外設(shè)可以根據(jù)具體需求查看手冊(cè)去配置。 內(nèi)核時(shí)鐘 上一節(jié)的時(shí)鐘樹上我們可以查找到 ARM 內(nèi)核時(shí)鐘如圖 15.1.8 所示：
1. 時(shí)鐘源 PPL1，默認(rèn)為 996MHz。 2. 寄存器 CCM_CACRR 的低三位即 ARM_PODF 位對(duì) PLL1 進(jìn)行分頻，有 0~7 分別對(duì)應(yīng) 1~8 分頻 8 種選擇。這里選擇 2 分頻，經(jīng)過分頻之后就是 996/2=498MHz，如圖 15.1.9 所示：
這樣，出來(lái)的就是 ARM 的內(nèi)核時(shí)鐘，也就是芯片主頻（498MHz）。 如果我們要設(shè)置 528MHz，我們需要設(shè)置 PPL1 為 1056MHz，寄存器 CCM_CACRR 的 ARM_PODF 位配置為 2 分頻即可。如果我們要設(shè)置為 696MHz 主頻。我們需要將 PPL1 設(shè)置為 696MHz，那么寄存器 CCM_CACRR的 ARM_PODF 位配置為 2 分頻即可。 我們?cè)趤?lái)看下如何設(shè)置 PPL1。PPL1 是由寄存器 CCM_ANALOG_PLL_ARMn 決定的，結(jié)構(gòu)如圖 15.1.10：
寄存器 CCM_ANALOG_PLL_ARMn 中有兩個(gè)主要位： ENABLE: 時(shí)鐘輸出使能。1：使能 PLL1 輸出，0：關(guān)閉 PLL1 輸出。 DIV_SELECT: 設(shè)置 PLL1 的輸出頻率，可設(shè)置范圍為：54~108，PLL1 CLK = Fin *div_seclec/2.0，F(xiàn)in=24MHz。如果 PLL1 要輸出 1056MHz 的話，div_select 就要設(shè)置為 88。在修改 PLL1 時(shí)鐘頻率的時(shí)候我們需要先將內(nèi)核時(shí)鐘源改為其他的時(shí)鐘源，PLL1 可選擇的時(shí)鐘源如圖 15.1.11 所示：
1. pll1_sw_clk 也就是 PLL1 的最終輸出頻率。 2. 選擇器，選擇 pll1_sw_clk 的時(shí)鐘源，寄存器 CCM_CCSR 的 PLL1_SW_CLK_SEL 位決定 pll1_sw_clk 是選擇 pll1_main_clk 還是 step_clk。正常情況下應(yīng)該選擇 pll1_main_clk，但是如果要對(duì) pll1_main_clk（PPL1）的頻率進(jìn)行調(diào)整的話，比如我們要設(shè)置 PLL1=1056MHz，此時(shí)就要先將 pll1_sw_clk 切換到 step_clk 上。等pll1_main_clk 調(diào)整完成以后再切換回來(lái)。 3. 選擇器，選擇 step_clk 的時(shí)鐘源，由寄存器 CCM_CCSR 的 STEP_SEL 位來(lái)決定 step_clk 是選擇 osc_clk還是 secondary_clk。一般選擇 osc_clk，也就是 24MHz 的晶振。 這里我們就用到了一個(gè)寄存器 CCM_CCSR，結(jié)構(gòu)如圖 15.1.12 所示：
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