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[提問] 一個(gè)管腳約束的問題

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樓主
發(fā)表于 2011-10-5 20:44:31 | 只看該作者 回帖獎(jiǎng)勵(lì) |倒序?yàn)g覽 |閱讀模式
關(guān)鍵詞： CPLD , 仿真
各位大俠好，我用一款比較老的CPLD（lattice isp1032）做一組時(shí)序邏輯，在功能仿真時(shí)都通過了一點(diǎn)問題沒有，但是在加了管腳約束進(jìn)行時(shí)序仿真時(shí)發(fā)現(xiàn)時(shí)序根本不對(duì)，請(qǐng)問從哪里入手查找問題原因呢？

另外，有沒有比較好的介紹邏輯設(shè)計(jì)思想方法的書籍，麻煩推薦下。

O(∩_∩)O謝謝
沙發(fā)
發(fā)表于 2011-10-9 02:11:14 | 只看該作者
不懂
板凳
發(fā)表于 2011-10-13 20:27:59 | 只看該作者
學(xué)習(xí)�。�！
地板
發(fā)表于 2011-10-14 15:28:40 | 只看該作者
不懂啊
地下室
發(fā)表于 2011-10-14 15:29:21 | 只看該作者
6樓
發(fā)表于 2011-11-2 14:09:08 | 只看該作者
你問題我也遇到過，只是用的芯片不同，建議你查看出錯(cuò)的輸出，檢查其輸入。還有以后別用LATTICE了，我用了三年，終于受不了LATTICE，改用XILINX了
7樓
發(fā)表于 2011-11-8 16:41:13 | 只看該作者
呵呵，我今兒也遇到了同樣的問題，還沒解決了。
8樓
發(fā)表于 2011-11-16 15:22:08 | 只看該作者
先直接跑起來，看有沒有問題，有問題再改！
9樓
發(fā)表于 2011-11-22 16:18:43 | 只看該作者
用示波器看你的輸出，是否正確

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