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The Easy Steps to Calculate Sampling Clock Jitter for Isolated, Precision High Speed DAQs 作者：Lloben Paculanan，ADI 應用開發(fā)工程師 John Neeko Garlitos，ADI 產品應用工程師 簡介 出于魯棒性、安全性、高共模電壓考量，或為了消除可在測量中帶來誤差的接地環(huán)路，許多數(shù)據(jù)采集(DAQ)應用都需要隔離DAQ信號鏈路徑。ADI的精密高速技術使系統(tǒng)設計人員能夠在相同的設計中實現(xiàn)高交流和直流精度，無需犧牲直流精度來換取更高的采樣速率。然而，為實現(xiàn)高交流性能，如信噪比(SNR)，系統(tǒng)設計人員必須考慮采樣時鐘信號或控制ADC中采樣保持(S&H)開關的轉換啟動信號上的抖動所帶來的誤差。隨著目標信號和采樣速率的增加，控制采樣保持開關的信號抖動會成為主要誤差源。 當DAQ信號鏈被隔離之后，控制采樣保持開關的信號一般來自進行多通道同步采樣的背板。系統(tǒng)設計人員選擇低抖動數(shù)字隔離器至關重要，以使進入ADC的采樣保持開關的控制信號具有低抖動。精密高速ADC應首選使用LVDS接口格式，以滿足高數(shù)據(jù)速率要求。它還會對DAQ電源層和接地層帶來極小的干擾。本文將說明如何解讀ADI公司的LVDS數(shù)字隔離器的抖動規(guī)格參數(shù)，以及與精密高速產品（例如ADAQ23875DAQ μModule®解決方案）接口時，哪些規(guī)格參數(shù)比較重要。本文的這些指導說明也適用于其他帶有LVDS接口的精密高速ADC。在介紹與ADN4654千兆LVDS隔離器配合使用的ADAQ23875時，還將說明計算對SNR預期影響采用的方法。 下載全文： 
ADI技術文章 －計算隔離式精密高速DAQ的采樣時鐘抖動的簡單步驟（5246字16圖) (23731).pdf
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