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來源：IT之家 近日，北極雄芯宣布自主研發(fā)的首個基于國內(nèi)《芯�；ヂ�(lián)接口標準》的 Chiplet 互聯(lián)接口 PBLink 回片測試成功。PBLink 接口具備低成本、低延時、高帶寬、高可靠、符合國產(chǎn)接口標準、兼容封裝內(nèi)外互連、注重國產(chǎn)自主可控等特點。 據(jù)介紹，該接口采用 12nm 工藝制造，每個 D2D 單元為 8 通道設計，合計提供最高 256Gb / s 的傳輸帶寬，可采用更少的封裝互連線以降低對封裝的要求，最少僅需要 3 層基板進行 2D 互連。 
▲ 北極雄芯 256Gb / s 帶寬的 D2D 測試片回片測試成功，圖源北極雄芯公眾號，下同 基于專門優(yōu)化的精簡協(xié)議層和物理層，該接口可實現(xiàn) ns 級別的端到端延遲，各項指標符合《芯�；ヂ�(lián)接口標準》要求及設計預期。 此外，PB Link 可靈活支持封裝內(nèi) Chiplet – Chiplet 互聯(lián)以及 10-15cm 的封裝外板級 Chip – Chip 互聯(lián)，靈活適配各類下游應用場景需求。 北極雄芯表示，公司率先推出的是基于傳統(tǒng)封裝（153μm Standard Package）的芯粒解決方案，并預計在 2024~2025 年推出針對超高性能場景的高密度互連版本（55μm InFO Package）。 此外，本次回片測試成功的 PB Link 將用于公司下一代核心 HUB Chiplet 以及部分功能型 Chiplet 上，預計于 2024 年內(nèi)實現(xiàn)整體量產(chǎn)。 據(jù)IT之家此前報道，北極雄芯已于今年初發(fā)布了國內(nèi)首款基于 Chiplet 異構集成的人工智能計算芯片“啟明 930”，中央控制芯粒采用 RISC-V CPU 核心，同時可通過高速接口搭載多個功能型芯粒，基于全國產(chǎn)基板材料以及 2.5D 封裝。
Chiplet 架構是指通過將大芯片拆分為小芯粒進行生產(chǎn)并集成封裝，可有效提升大算力芯片制造的綜合良率，并且通過芯粒復用創(chuàng)造靈活性的搭配選擇，目前英特爾、AMD 的產(chǎn)品都采用了相關技術，是傳統(tǒng)單芯片的改進方案。 |
