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臺積電(TSMC)歐洲公司總裁Maria Marced透露，該公司計劃在2013年初推出3D IC組裝服務(wù)。這項技術(shù)最初在臺積電內(nèi)部被命名為COWOS，是'chip on wafer on substrate'的縮寫。 Marced表示，臺積電花費(fèi)了一年的時間來取得所需的物理設(shè)計工具和EDA的支持，以便讓客戶能運(yùn)用其COWOS技術(shù)進(jìn)行設(shè)計。 臺積電正與賽靈思(Xilinx)等公司合作，使用的硅中介層(silicon interposer)來整合多顆晶粒。這些“第一批”3D芯片客戶可以依照自己的選擇，決定是否繼續(xù)和外部的封裝伙伴合作。然而，當(dāng)臺積電開始提供3D IC服務(wù)后，許多客戶的3D組裝作業(yè)便會在臺積電內(nèi)部完成。 一些移動應(yīng)用處理器公司，包括高通(Qualcomm)和ST-Ericsson等，都對3D IC封裝相當(dāng)感興趣，特別是在使用wide I/O DRAM部份，因?yàn)槠毡轭A(yù)期這將能緩解頻寬問題并降低能耗。 Marced表示，在一顆元件上整合多顆晶粒的概念，早已應(yīng)用在過去針對移動應(yīng)用的多芯片封裝(MCP)存儲器中，但未來這種整合的芯片制造方法，很可能會改變邏輯積IC和SoC設(shè)計的性質(zhì)。設(shè)計師將能運(yùn)用截然不同的最佳化制程，并結(jié)合矽穿孔(TSV)等最新制造技術(shù)，開發(fā)出各種不同功能的芯片。臺積電已率先針對3DIC堆疊開發(fā)了TSV技術(shù)。 Marced指出，未來毋須使用最先進(jìn)的邏輯制程，就可望在應(yīng)用處理器中整合大量的非揮發(fā)性記憶體或wide I/O DRAM。 “我們相信，有一種方法能夠?qū)崿F(xiàn)更好的性能，同時節(jié)省功耗和減小芯片尺寸，這就是先進(jìn)封裝技術(shù)，”Marced說。開發(fā)人員可以在采用28或20nm工藝的應(yīng)用處理器上，堆疊采用40nm技術(shù)的嵌入式閃存。 目前尚不清楚臺積電是否準(zhǔn)備組裝來自不同供應(yīng)商的晶粒，如將來自專業(yè)存儲器制造商的存儲器晶粒在其3D IC組裝服務(wù)中進(jìn)行整合。 3D IC技術(shù)將為芯片組裝領(lǐng)域帶來的變動，也可能讓臺積電在未來提供一些可應(yīng)用在3D堆疊中的標(biāo)準(zhǔn)晶粒，并成為該公司IP產(chǎn)品系列的一部份。“確實(shí)有可能再發(fā)展一些IP，不過，我們對于可能會和客戶產(chǎn)生沖突的部份都非常謹(jǐn)慎。我們的一貫立場，就是作為一家純晶圓代工供應(yīng)商，”Marced說。 |
