PCIe DMA、Nand Flash、DRAM、RocketIO/SRIO、SERDES

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NAND FLASH Controller IP Core
標準NAND FLASH Controller
標準NAND FLASH控制器

我是一位在職者（北京），專業(yè)從事FPGA接口設計，有較多的空余時間，對FPGA有比較豐富的項目經(jīng)驗（6年）。
熟練使用Xilinx/Altera FPGA，熟悉NAND FLASH接口時序。

自行編寫標準NAND FLASH Controller/控制器，可以以源代碼（VHDL語言）或網(wǎng)表形式(提供使用手冊)提供，功能包括：
1. 支持異步接口的SLC和MLC Nand Flash
2. 最高支持時序模式5（Timing Mode 5）
3. 兼容ONFI命令集：Reset、Read ID/ONFI Signature、Read Unique ID、Read Parameter Page、Set Feature、Get Feature、Read Status、Erase、Program Page、Read Page、Program Page Cache、Read Page Cache
4. 支持上電自動壞塊檢測
5. 支持壞塊表動態(tài)更新
6. 支持壞塊管理（BBM）；壞塊管理使能和禁止
7. 支持ECC：256 Byte糾正1-bit，檢錯2-bit；ECC使能和禁止
8. 內(nèi)置DMA數(shù)據(jù)傳輸引擎
9. 支持各個設備廠商（Micron、Samsung、Hynix、Toshiba、ST-Micro和其他廠商）的Nand Flash

NAND FLASH Controller自動進行壞塊管理以及ECC糾錯，壞塊表可存儲于FPGA內(nèi)部RAM塊。

NAND FLASH控制器的用戶接口友好，基本上都是DPRAM或FIFO接口，狀態(tài)信號是I/O接口，易于使用。

此NAND FLASH控制器可以適應各種各樣的NAND FLASH芯片型號。

此NAND FLASH控制器多次在實際項目中使用，被證明穩(wěn)定可靠。

如有NAND FLASH接口開發(fā)相關(guān)方面的技術(shù)合作，可隨時聯(lián)系我。
聯(lián)系方式：fpga_coop@163.com




基于PCI Express的數(shù)據(jù)采集卡
PCIE數(shù)據(jù)采集卡
PCI Express數(shù)據(jù)采集卡

本人在北京工作6年以上,從事FPGA外圍接口設計,非常熟悉PCI Express協(xié)議,設計調(diào)試了多個基于PCI Express接口的數(shù)據(jù)采集卡.

本人非常熟悉Virtex-5/Virtex-6 FPGA PCI Express Block Endpoint模塊,基于該模塊設計了PCI
Express Endpoint Master DMA.

1. Master DMA位于FPGA內(nèi)部,FPGA執(zhí)行DMA操作,主要包括兩大功能MA Write(FPGA-->內(nèi)存)和DMA
Read(內(nèi)存-->FPGA).
2. 4x PCI Express DMA Write(FPGA-->內(nèi)存)的速度可達860MB/s;4x PCI Express DMA
Read(內(nèi)存-->FPGA)的速度可達840MB/s.
3. 8x PCI Express DMA Write(FPGA-->內(nèi)存)的速度可達1640MB/s;8x PCI Express DMA
Read(內(nèi)存-->FPGA)的速度可達1590MB/s.
4. FPGA內(nèi)部的Master DMA也包含與DMA傳輸相關(guān)的控制狀態(tài)寄存器和中斷寄存器.
5. PCI Express驅(qū)動采用WinDriver,采用Legacy
PCI或MSI中斷方式,用戶應用軟件通過WinDriver的API函數(shù)訪問PCI Express寄存器文件.

PCI Express接口特性如下：
1. 自適應鏈路速率，支持Gen 1、2.5Gbps/Lane(Virtex-5 FPGA)和Gen 2、5.0Gbps/Lane(Virtex-6
FPGA)
2. 自適應鏈路寬度，支持PCI Express x8/x4/x1
3. 支持Master DMA Write、Master DMA Read、MSI/傳統(tǒng)PCI中斷、寄存器讀寫、RAM讀  寫
4. 支持Master DMA Write和Master DMA Read全雙工數(shù)據(jù)傳輸
5. PCI Express驅(qū)動支持Windows、Linux等操作系統(tǒng)，如Windriver
6. 即插即用，支持熱插拔

本人已經(jīng)在Xilinx評估板ML555和ML605,以及自制的 PCIE金手指板卡上調(diào)試驗證了PCI Express Endpoint Master
DMA功能.
1. Master DMA Write數(shù)據(jù)傳輸功能,數(shù)據(jù)傳輸流方向：光纖/RocketIO GTP--> DDR2/DDR3內(nèi)存 --> PCI
Express Master DMA Write --> PC內(nèi)存 --> PC硬盤.
2. Master DMA Read數(shù)據(jù)傳輸功能,數(shù)據(jù)傳輸流方向：PC硬盤 --> PC內(nèi)存 --> PCI Express Master DMA
Read --> DDR2/DDR3內(nèi)存 --> 光纖/RocketIO GTP接口.
3. 寄存器訪問:軟件訪問FPGA內(nèi)部與DMA傳輸相關(guān)的寄存器.
4. FPGA發(fā)出Legacy PCI或MSI中斷.
5. 用戶應用程序,采用Visual C/C++編寫.

本人可以提供FPGA源代碼,PCI
Express驅(qū)動、用戶應用程序源代碼以及相關(guān)設計、測試文檔.同時還可以在Xilinx評估板ML555和ML605,以及自制的PCIE金手指板卡上演示驗證.
如有PCI Express相關(guān)方面的技術(shù)合作，可聯(lián)系我。
聯(lián)系方式：fpga_coop@163.com




NAND FLASH Controller IP Core
Super-High-Speed NAND FLASH Array Controller
超高速NAND FLASH陣列控制器

我是一位在職者（北京），專業(yè)從事FPGA接口設計，有較多的空余時間，對FPGA有比較豐富的項目經(jīng)驗（6年）。
熟練使用Xilinx/Altera FPGA，熟悉NAND FLASH接口時序。

自行編寫NAND FLASH Controller/控制器，可以以源代碼（VHDL語言）或網(wǎng)表形式(提供使用手冊)提供，功能包括：
1. NAND Flash物理接口時序：支持PAGE READ、PROGRAM PAGE、BLOCK ERASE、RESET、READ ID、READ
STATUS、Set/Get Feature等命令集和相關(guān)時序
2. Nand Flash陣列的流水線管理：流水線化PROGRAM PAGE，使Nand Flash陣列的存儲速度最大化；流水線管理NAND
FLASH陣列的PAGE READ、BLOCK ERASE、RESET、READ ID等操作
3. Nand Flash陣列的壞塊檢測：檢測NAND FLASH的原始出廠壞塊
4. Nand Flash陣列的壞塊管理：在Nand Flash陣列的PROGRAM PAGE和PAGE READ過程中，剔除NAND
FLASH的壞塊，產(chǎn)生有效的塊地址
5. Nand Flash陣列的ECC：256 byte數(shù)據(jù)生成3 byte ECC編碼，使用3 byte ECC編碼能夠糾正256
byte數(shù)據(jù)中的1個bit錯誤，檢測2個bit以上的錯誤

NAND FLASH Controller自動進行壞塊管理以及ECC糾錯，壞塊表可存儲于FPGA內(nèi)部RAM塊或片外SRAM。

NAND FLASH控制器的用戶接口友好，基本上都是DPRAM或FIFO接口，狀態(tài)信號是I/O接口，易于使用。

此NAND FLASH控制器既可以適應簡單的單片NAND FLASH應用，也可以適應NAND FLASH陣列應用，并且可以適應各種各樣的NAND
FLASH芯片型號。

8x8(8行8列:8個片選,64位數(shù)據(jù)總線) NAND FLASH陣列的存儲速度可達380MB/S。

FPGA內(nèi)部可以嵌入多個NAND FLASH控制器，每個控制器的存儲速度可達380MB/S。如果嵌入4個NAND
FLASH控制器，那么存儲速度可達1520MB/S。

此NAND FLASH控制器多次在實際項目中使用，被證明穩(wěn)定可靠。

如有NAND FLASH接口開發(fā)相關(guān)方面的技術(shù)合作，可隨時聯(lián)系我。
聯(lián)系方式：fpga_coop@163.com




高速LVDS數(shù)據(jù)傳輸方案和協(xié)議
基于FPGA的高速LVDS數(shù)據(jù)傳輸

本人在北京工作6年,從事FPGA外圍接口設計,非常熟悉高速LVDS數(shù)據(jù)傳輸,8B/10B編碼等,設計調(diào)試了多個FPGA與FPGA以及FPGA與專用芯片(比如AD/DA)之間的高速LVDS數(shù)據(jù)傳輸.

本人非常熟悉Virtex-5/Virtex-6
FPGA的內(nèi)置SERDES模塊,包括ISERDES,OSERDES,IODELAY,IDELAYCTRL等部件,基于該模塊設計了一種高速LVDS數(shù)據(jù)收發(fā)方案和協(xié)議:
1.
1路LVDS數(shù)據(jù)的時鐘頻率是500MHz(Virtex-5)或600MHz(Virtex-6),雙沿數(shù)據(jù)傳輸;1路LVDS數(shù)據(jù)的傳輸速率為1Gbps(Virtex-5)或1.2Gbps(Virtex-6),16路LVDS數(shù)據(jù)的傳輸速率為16Gbps(Virtex-5)或19.2Gbps(Virtex-6)
2. 高速LVDS數(shù)據(jù)發(fā)送:訓練序列產(chǎn)生,數(shù)據(jù)成幀,8B/10B編碼,數(shù)據(jù)并行轉(zhuǎn)串行,隨路時鐘產(chǎn)生等
3.
高速LVDS數(shù)據(jù)接收:接收時鐘檢測(檢測接收時鐘的存在),接收時鐘對齊(對接收時鐘進行移相),數(shù)據(jù)串行轉(zhuǎn)并行,接收數(shù)據(jù)字節(jié)序?qū)�齊(Comma碼對齊),接收數(shù)據(jù)Los-of-Sync狀態(tài)機,8B/10B解碼,解數(shù)據(jù)幀等

本人已經(jīng)在Xilinx評估板ML555/ML605上調(diào)試驗證了16路高速LVDS數(shù)據(jù)收發(fā)方案和協(xié)議.
1.
1對LVDS隨路時鐘+16對LVDS發(fā)送數(shù)據(jù),時鐘頻率是500MHz(Virtex-5)或600MHz(Virtex-6),,雙沿數(shù)據(jù)傳輸;數(shù)據(jù)傳輸速率為16Gbps(Virtex-5)或19.2Gbps(Virtex-6).
2. 1對LVDS接收時鐘+16對LVDS接收數(shù)據(jù).
本人可以提供FPGA源代碼.同時還可以在Xilinx評估板ML555/ML605上演示驗證.

如有高速LVDS數(shù)據(jù)傳輸相關(guān)方面的技術(shù)合作，可聯(lián)系我。
聯(lián)系方式：fpga_coop@163.com






SDR/DDR/DDR2/DDR3 控制器
SDR/DDR/DDR2/DDR3 Controller
SDR SDRAM 控制器
SDR SDRAM Controller
DDR SDRAM 控制器
DDR SDRAM Controller
DDR2 SDRAM 控制器
DDR2 SDRAM Controller
DDR3 SDRAM 控制器
DDR3 SDRAM Controller

我是一位在職者（北京），專業(yè)從事FPGA設計，有較多的空余時間，對FPGA有比較豐富的項目經(jīng)驗（6年）。

熟練使用Virtex-5/Spartan-6/Virtex-6 FPGA，熟悉SDR SDRAM接口時序，熟悉DDR SDRAM/DDR2
SDRAM/DDR3 SDRAM接口時序。

自行編寫符合SDR SDRAM接口時序的SDR SDRAM控制器，支持全頁突發(fā)模式，SDR
SDRAM控制器的CS寬度、Bank寬度、Row寬度、Column寬度、以及AC
Timing參數(shù)（比如刷新時間、激活時間等）都是可編程的，突發(fā)數(shù)據(jù)長度可變，SDR SDRAM控制器已經(jīng)解決翻頁問題。
SDR SDRAM控制器以源代碼（Verilog HDL）形式提供，既可用于Altera FPGA，也可用于Xilinx
FPGA，用戶訪問接口符合Avalon-MM Slave Burst Interface規(guī)范，控制器經(jīng)過嚴格驗證，多次在實際項目中使用，被證明穩(wěn)定可靠。
SDR SDRAM控制器的最高時鐘頻率是166MHz。將SDR
Controller進行FIFO化或乒乓化操作，多次在實際項目中使用，被證明穩(wěn)定可靠。

熟練使用Virtex-5/Spartan-6/Virtex-6 FPGA MIG的DDR/DDR2/DDR3 Controller，將DDR2/DDR3
Controller進行FIFO化或乒乓化操作，多次在實際項目中使用，被證明穩(wěn)定可靠。

如有SDR/DDR/DDR2/DDR3 SDRAM接口開發(fā)相關(guān)方面的技術(shù)合作，可隨時聯(lián)系我。

聯(lián)系方式：fpga_coop@163.com




RocketIO高速串行接口

本人在北京工作6年以上，從事FPGA外圍接口設計，熟練使用Virtex-5/Virtex-6 FPGA，非常熟悉RocketIO GTP/GTX協(xié)議，Aurora協(xié)議，Serial RapidIO協(xié)議。
本人已經(jīng)在Virtex-5/Virtex-6 FPGA上調(diào)試通過基于RocketIO GTP/GTX協(xié)議的數(shù)據(jù)流收發(fā)，基于Aurora Framing和Streaming的數(shù)據(jù)流收發(fā)，基于Serial RapidIO協(xié)議的SWRITE數(shù)據(jù)流收發(fā)，并且已經(jīng)應用于實際項目中

基于RocketIO GTP/GTX協(xié)議  
數(shù)據(jù)流接收處理：RocketIO GTP/GTX RXN/RXP --> RocketIO GTP/GTX --> 接收數(shù)據(jù)處理（判別SOF和EOF，協(xié)議楨處理，剔除IDLE符號）--> FIFO接口輸出
數(shù)據(jù)流發(fā)送處理：FIFO接口輸入 --> 發(fā)送數(shù)據(jù)處理（增加SOF和EOF，協(xié)議楨產(chǎn)生，插入IDLE符號或時鐘校正序列）--> RocketIO GTP/GTX --> RocketIO GTP/GTX TXN/TXP

基于Aurora Framing和Streaming協(xié)議
數(shù)據(jù)流接收處理：RocketIO GTP/GTX RXN/RXP --> RocketIO GTP/GTX --> Aurora Core --> 接收數(shù)據(jù)處理（根據(jù)LocalLink RX Port 判別SOF和EOF，剔除IDLE符號）--> FIFO接口輸出
數(shù)據(jù)流發(fā)送處理：FIFO接口輸入 --> 發(fā)送數(shù)據(jù)處理（將數(shù)據(jù)通過LocalLink TX Port輸入Aurora Core）--> Aurora Core --> RocketIO GTP/GTX --> RocketIO GTP/GTX TXN/TXP

基于Serial RapidIO協(xié)議
數(shù)據(jù)流接收處理：RocketIO GTP/GTX RXN/RXP --> RocketIO GTP/GTX --> Serial RapidIO Core --> 接收SWRITE數(shù)據(jù)幀處理（根據(jù)Serial RapidIO SWRITE格式解析數(shù)據(jù)幀）--> FIFO接口輸出
數(shù)據(jù)流發(fā)送處理：FIFO接口輸入 --> 發(fā)送數(shù)據(jù)處理（將數(shù)據(jù)根據(jù)Serial RapidIO SWRITE格式打包輸入Serial RapidIO Core）--> Serial RapidIO Core --> RocketIO GTP/GTX --> RocketIO GTP/GTX TXN/TXP

如有基于RocketIO高速串行接口設計相關(guān)方面的技術(shù)合作，可隨時聯(lián)系我。
聯(lián)系方式：fpga_coop@163.com