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SynplifyPro軟件簡介 SynplifyPro 針對復(fù)雜可編程邏輯設(shè)計(jì)的功能強(qiáng)大的 FPGA 綜合工具 Synplify Pro 是 Synplicity 公司的 FPGA 綜合軟件。在2001年，DataQquest 的數(shù)據(jù)統(tǒng)計(jì)中，Synplify Pro 占 FPGA 綜合市場第一名。Synplify Pro 的客戶遍布于通訊、半導(dǎo)體、航空/航天、計(jì)算機(jī)和軍用電子等諸多應(yīng)用領(lǐng)域，如Philips、Agilent、Cicso、Lockheed Martin、GE、Siemens、Lucent、 Nortel 和 Ericsson等共兩千六百多家用戶。 1. 目標(biāo)市場 提供更高的綜合頻率和更小的器件面積 最短的開發(fā)周期，增強(qiáng)用戶的競爭力 2. 特點(diǎn) 簡單易用 運(yùn)行速度快 綜合效果好 調(diào)試能力強(qiáng) 3. 產(chǎn)品描述 高性能的 FPGA 綜合技術(shù)隨著系統(tǒng)復(fù)雜性的增強(qiáng)，可編程邏輯的復(fù)雜性也隨之增加。高密度的 FPGA 現(xiàn)在已經(jīng)達(dá)到幾百萬門的規(guī)模，速度也在 200MHZ 以上。這種復(fù)雜的設(shè)計(jì)的設(shè)計(jì)周期，開銷和 FPGA 設(shè)計(jì)工具都承受到了巨大壓力。SynplifyPro所獨(dú)有的特性和極快的運(yùn)算速度使它成為業(yè)界的最流行的也是最強(qiáng)力的綜合工具，而且還附加了調(diào)試于優(yōu)化功能。用 SynplifyPro 可以提高您的FPGA設(shè)計(jì)的性能，縮短開發(fā)的時(shí)間。如果對項(xiàng)目管理有進(jìn)一步的要求，例如，管理一個(gè)設(shè)計(jì)的不同版本，SynplifyPro 也提供了這樣的功能。 特有的 Retiming 技術(shù) SynplifyPro 包含了一個(gè)強(qiáng)大的新的功能來對電路的時(shí)序做優(yōu)化。通過選擇一個(gè)開關(guān)我們可以讓SynplifyPro自動的移動寄存器之間的組合邏輯以達(dá)到寄存器之間路徑延遲的平衡，這樣通�？梢蕴岣唠娐返男阅�20%以上。Retiming 可以作為一個(gè)全局的選項(xiàng)，也可以只針對部分的電路。 可視化的結(jié)果 功能強(qiáng)大的圖形用戶界面里包括了項(xiàng)目瀏覽器，命令行輸入窗可以支持?jǐn)U展TCL命令集，日志窗可以顯示不同版本的綜合結(jié)果，并且可以支持BATCH 模式運(yùn)行 SynplifyPro 的功能特點(diǎn) 特有的 B.E.S.T 算法和傳統(tǒng)的工具相比在極短的時(shí)間內(nèi)對整個(gè)設(shè)計(jì)做優(yōu)化 快速的編譯時(shí)間很大的設(shè)計(jì)也只需要數(shù)分鐘 SCOPE 對設(shè)計(jì)多層次的約束使設(shè)計(jì)者能夠完全控制綜合過程 設(shè)計(jì)語言的支持支持VerilogHDL,VHDL及混合語言的設(shè)計(jì) 語言的敏感編輯器可以自動對 VERILOG 和 VHDL 進(jìn)行語法檢查 自動識別 RAM減少了手工例化 RAM 的麻煩 第三方工具的接口可以和流行的仿真工具和輸入工具之間實(shí)現(xiàn)互相標(biāo)識 有限狀態(tài)機(jī)開發(fā)器自動選擇狀態(tài)機(jī)的最優(yōu)編碼方式以達(dá)到最快的性能 自動 Retiming自動在組合邏輯中移動寄存器以平衡延遲提高性能 狀態(tài)機(jī)視圖快速調(diào)試和查看設(shè)計(jì)中的所有的狀態(tài)機(jī) 乘法器和 ROM 的優(yōu)化自動對 ROM 和乘法器做流水線以達(dá)到更快的性能 創(chuàng)建探針允許把任何信號連到芯片的引腳做測試而不改變源碼 關(guān)鍵路徑的互相標(biāo)識可以在第三方工具的時(shí)序報(bào)告和 HDL 分析器中互相標(biāo)識 HDL 分析器 寄存器傳輸級的分析調(diào)試工具從 HDL 代碼中產(chǎn)生 RTL 模塊框圖，幫助識別關(guān)鍵路徑和調(diào)試電路功能 ·強(qiáng)力的 SynplifyPro 綜合技術(shù) SynplifyPro 帶來了無與倫比的電路性能和最有效的可編程設(shè)計(jì)的資源利用率。和Synplify相同，SynplifyPro的核心算法是Synplicity的 B.E.S.T算法,并且也包括了SCOPE――多級圖形約束編輯器來控制結(jié)果。 功能強(qiáng)大簡單易用的HDL Analyst 是RTL圖形分析和調(diào)試的工具,它可以提供門級和更高層的視圖，而且可以連接到HDL的源代碼。用HDL Analyst 可以方便快速的調(diào)試HDL源代碼來提高性能。 ·有限狀態(tài)機(jī)開發(fā)器 SynplifyPro的一個(gè)非常有用的特性就是它的FSM EXPLORER,增強(qiáng)的有限狀態(tài)機(jī)編譯器（FSM compiler）. FSM EXPLORER可以自動的識別有限狀態(tài)機(jī)并且對狀態(tài)機(jī)的不同編碼方式做評估，然后根據(jù)約束條件選擇最佳的編碼方式。FSM可以被顯示成狀態(tài)轉(zhuǎn)移圖使結(jié)果更加易讀。這種圖形界面對調(diào)試非常有用。 ·流水線 可以提高算術(shù)操作的性能。SynplifyPro可以自動的移動ROM和乘法器內(nèi)部的寄存器來創(chuàng)造流水線。 ·Amplify Physical Optimizer Amplify Physical Optimizer 是SynplifyPro的一個(gè)選項(xiàng)，它可以盡可能好的發(fā)揮FPGA的性能。作為業(yè)界的第一個(gè)也是唯一的一個(gè)物理綜合器，Amplify 可以利用RTL圖來對設(shè)計(jì)做出物理約束,這種同時(shí)考慮布局和邏輯優(yōu)化的新的算法比單獨(dú)做邏輯綜合最多可以提高40%以上的性能。 ·設(shè)計(jì)工具接口 SynplifyPro和很多仿真器如NC-VERILOG, NC-VHDL, Active-hdl, Modelsim及speedwave 等許多仿真器都有接口，并且集成了布局布線工具的接口如 Actel, Altera,Atmel, Cypress, Lattice, Lucent, QuickLogic, Triscend及Xilinx. 下載： 
synplicity.PDF
(1.29 MB)
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