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電子設(shè)計自動化（EDA）與半導(dǎo)體IP解決方案領(lǐng)導(dǎo)者Cadence（楷登電子）今日宣布，已與三星晶圓代工（Samsung Foundry）達(dá)成一項新的多年期合作協(xié)議，進(jìn)一步深化雙方在先進(jìn)制程節(jié)點上的技術(shù)協(xié)作。此次合作將Cadence的存儲器和接口IP解決方案引入三星的SF4X、SF5A和SF2P等先進(jìn)工藝節(jié)點，旨在為AI數(shù)據(jù)中心、汽車電子及下一代射頻連接應(yīng)用提供高性能、低功耗的芯片設(shè)計支持。 擴展IP組合，賦能先進(jìn)制程 根據(jù)協(xié)議，Cadence將在三星的SF4X、SF5A和SF2P工藝節(jié)點上提供全面的存儲器和接口IP產(chǎn)品組合，包括： SF4X：支持LPDDR6/5x-14.4G、GDDR7-36G、DDR5-9600、PCIe 6.0/5.0/CXL 3.2、UCIe-SP 32G及10G多協(xié)議PHY（USB3.x、DP-TX、PCIe 3.0和SGMII）等高速接口，滿足AI/HPC和數(shù)據(jù)中心的高帶寬需求。 SF5A：專為汽車應(yīng)用優(yōu)化的LPDDR5X-8533 PHY IP，提升高級駕駛輔助系統(tǒng)（ADAS）的可靠性和能效。 SF2P：新增32G PCIe 5.0 PHY，強化AI芯片的互連性能。 此外，雙方已完成模擬電路IP從4nm向2nm工藝的遷移，并針對2nm節(jié)點進(jìn)行設(shè)計優(yōu)化和認(rèn)證支持，為未來超低功耗芯片奠定基礎(chǔ)。 
AI驅(qū)動設(shè)計+3D-IC全流程優(yōu)化 Cadence將利用其AI驅(qū)動的設(shè)計解決方案（如Voltus InsightAI和Innovus實施系統(tǒng)）與三星的SF4X、SF4U和SF2P工藝結(jié)合，幫助客戶縮短設(shè)計周期，提升芯片性能。雙方還針對3D-IC技術(shù)進(jìn)行了全面的全流程電源完整性分析，采用Cadence Integrity 3D-IC平臺，優(yōu)化硅通孔（TSV）布局和功耗效率，確保高性能芯片在堆疊設(shè)計中的可靠性。 三星電子代工設(shè)計技術(shù)團隊副總裁SangYun Kim表示：“與Cadence的合作使我們的客戶能夠在3D-IC設(shè)計中實現(xiàn)最佳PPA（功率、性能、面積），同時利用三星先進(jìn)工藝節(jié)點的優(yōu)勢�！� |
