ISE10.1除法器IP核問題，各位大俠幫幫忙，很著急》。。。。

liqibeckham

我嘗試了IP內(nèi)核中的Math Functions--dividers， 里面有2個IP核，我都試過了，仿真的時候輸出總是高阻狀態(tài)。
我使用的是Xilinx V2PRO， ISE10.1， Verilog語言，采用自帶的ISE Simulator仿真器
仿真的時候出現(xiàn)下面這行提示，并且仿真結(jié)果也一直處于高阻狀態(tài)，求求各位大俠幫我解決，真的很著急......


HDLCompiler:559 - "divider.v" Line 60. Instantiating unknown module DIV_GEN_V1_0

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