熱門關(guān)鍵詞：AC/DC 萬用表 Cortex 電容器 Cadence

高級verilog RTL 設(shè)計(jì)指導(dǎo) STARC RTL STYLE GUIDE

發(fā)布時間：2014-12-30 14:10 發(fā)布者：看門狗

關(guān)鍵詞： verilog , RTL

本資料是由半導(dǎo)體設(shè)計(jì)協(xié)會專門為IC設(shè)計(jì)工程師們所編寫的rtl設(shè)計(jì)規(guī)范。本書中涉及到信號命名規(guī)則，同步異步信號處理，以及testbench編寫方法，scan時相關(guān)信號處理，以及dc綜合時的相關(guān)注意事項(xiàng)等等。

STARC RTL STYLE GUIDE.pdf (7.12 MB)

本文地址：http://www.54549.cn/thread-143907-1-1.html 【打印本頁】

本站部分文章為轉(zhuǎn)載或網(wǎng)友發(fā)布，目的在于傳遞和分享信息，并不代表本網(wǎng)贊同其觀點(diǎn)和對其真實(shí)性負(fù)責(zé)；文章版權(quán)歸原作者及原出處所有，如涉及作品內(nèi)容、版權(quán)和其它問題，我們將根據(jù)著作權(quán)人的要求，第一時間更正或刪除。