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Verilog HDL 高級(jí)數(shù)字設(shè)計(jì)(英文版) Advanced Digital Design with the Verilog HDL （美）Michael D. Ciletti 用HDL(硬件描述語(yǔ)言)進(jìn)行行為建模是現(xiàn)代ASIC(專(zhuān)用集成電路)設(shè)計(jì)的關(guān)鍵。要想成為某個(gè)杰出設(shè)計(jì)團(tuán)隊(duì)的一員，必須掌握設(shè)計(jì)流關(guān)鍵階段中HDL的使用。本書(shū)內(nèi)容并不囿于基本原理和方法，比較適合數(shù)字設(shè)計(jì)入門(mén)課程之后較深入些的課程。 本書(shū)重點(diǎn)討論使用HDL進(jìn)行數(shù)字設(shè)計(jì)的方法。如果讀者學(xué)過(guò)邏輯設(shè)計(jì)的入門(mén)課程，將對(duì)閱讀本書(shū)有很大幫助。作者希望通過(guò)以下手段逐步實(shí)現(xiàn)重點(diǎn)目標(biāo)： ．復(fù)習(xí)組合和時(shí)序邏輯的基本原理 ．介紹在設(shè)計(jì)中如何使用硬件描述語(yǔ)言 ．提供大量翔實(shí)的講解，使讀者能很快上手進(jìn)行ASIC和／或FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)設(shè)計(jì) ．提供較深入的、使用現(xiàn)代設(shè)計(jì)工具的實(shí)例，引導(dǎo)讀者簡(jiǎn)化、驗(yàn)證自己的設(shè)計(jì)并使其更明晰 本書(shū)使用Verilog硬件描述語(yǔ)言作為通用的框架來(lái)支持所講述的設(shè)計(jì)活動(dòng)，但本書(shū)的重點(diǎn)是開(kāi)發(fā)、驗(yàn)證并合成數(shù)字電路的設(shè)計(jì)，而不是Verilog 語(yǔ)言。大多數(shù)選過(guò)數(shù)字設(shè)計(jì)方面兩門(mén)以上課程的學(xué)生都應(yīng)該熟悉至少一門(mén)編程語(yǔ)言，而且能夠在閱讀本書(shū)時(shí)進(jìn)行相關(guān)的繪圖工作。 本書(shū)通過(guò)大量完整的實(shí)例講解了使用Verilog HDL進(jìn)行超大規(guī)模集成電路設(shè)計(jì)的結(jié)構(gòu)化建模方法、關(guān)鍵步驟和設(shè)計(jì)驗(yàn)證方法等實(shí)用內(nèi)容。全書(shū)共分11章，涵蓋了建模、結(jié)構(gòu)平衡、功能驗(yàn)證、故障模擬和邏輯綜合等關(guān)鍵問(wèn)題，還有后綜合設(shè)計(jì)確認(rèn)、定時(shí)分析及可測(cè)性設(shè)計(jì)等內(nèi)容。 本書(shū)結(jié)構(gòu)清晰，內(nèi)容組織合理，適用于計(jì)算機(jī)、電子等相關(guān)專(zhuān)業(yè)本科高年級(jí)學(xué)生或研究生課程，同時(shí)也適用于對(duì)學(xué)習(xí)Verilog HDL及其在現(xiàn)代集成電路設(shè)計(jì)流中的應(yīng)用感興趣的專(zhuān)業(yè)人員。 本書(shū)的errata、源碼及其它資料詳見(jiàn) http://eceweb.uccs.edu/ciletti/A ... 20Verilog%20HDL.htm 電子工業(yè)出版社出版有此書(shū)的英文版，也有相應(yīng)的中文翻譯版。 
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