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不同的verilog代碼風(fēng)格看RTL視圖之二

發(fā)布時(shí)間:2016-2-24 09:56    發(fā)布者:designapp
關(guān)鍵詞: verilog , RTL
  這次要說明的一個問題是我在做一個480*320液晶驅(qū)動的過程中遇到的,先看一個簡單的對比,然后再討論不遲。
  這個程序是在我的液晶驅(qū)動設(shè)計(jì)中提取出來的。假設(shè)是x_cnt不斷的增加,8bit的x_cnt加一個周期回到0后,y_cnt加1,如此循環(huán),本意是要讓下面的dout信號只有在x_cnt>=5 & y_cnt=0或者x_cnt  if(x_cnt == 8'd5 && y_cnt == 8'd0) dout_r
  else if(x_cnt == 8'd6 && y_cnt == 8'd1 ) dout_r
[color=]  assign dout = dout_r;
  


  綜合后使用了RTL視圖,其實(shí)你還可以發(fā)現(xiàn)優(yōu)先級的問題,這個后面再說。
  組合邏輯的代碼:
[color=]  input clk;

[color=]  input[7:0] x_cnt,y_cnt;

[color=]  output dout;

[color=]  assign dout = ((x_cnt >= 8'd5 && y_cnt == 8'd0) ||
  (x_cnt
  


  綜合后使用了2個macrocells。用了2個等于比較器,還有2個小于(等于)比較器。但是占用的資源卻比前者多出了一倍多,這個似乎說明了一些問題。其實(shí)在這個很簡單的設(shè)計(jì)里,這種資源占用情況還不是很明顯,我在做整個項(xiàng)目中用了這兩種不同的設(shè)計(jì)風(fēng)格后發(fā)現(xiàn):兩種不同的coding style得到的macrocells占用個數(shù)差別達(dá)到10幾個(這個可能是比較極端的情況)。當(dāng)然了,這其中更多的因素可能是布局布線后走線等在不同風(fēng)格代碼下的耗費(fèi)是不一樣的。總之,前者更值得推薦,就是說能用等于比較器直接賦值(哪怕是用故意生成的鎖存器來保持賦值),也不用小于(大于)比較器。
                               
               
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