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來(lái)源：集微網(wǎng) 以ChatGPT為代表的AI應(yīng)用蓬勃發(fā)展，對(duì)上游AI芯片算力提出了更高的要求。半導(dǎo)體大廠(chǎng)通過(guò)不斷提升制程工藝和擴(kuò)大芯片面積，推出更高算力的芯片產(chǎn)品加以應(yīng)對(duì)。研究顯示，當(dāng)5nm芯片的面積達(dá)到200mm2以上，采用Chiplet方案成本將低于單顆SoC，同時(shí)也減少了因芯片面積增加而帶來(lái)的良率損失。除了成本和良率的優(yōu)勢(shì)，Chiplet技術(shù)還帶來(lái)了高速的Die to Die互連，使得芯片設(shè)計(jì)廠(chǎng)商可以將多顆芯粒集成在一塊芯片之中，實(shí)現(xiàn)算力上的大幅提升。對(duì)此，有越來(lái)越多廠(chǎng)商意識(shí)到，Chiplet將是AI芯片實(shí)現(xiàn)算力跨越的破局之道。 Chiplet為算力增長(zhǎng)賦能 Chiplet通常被翻譯為“芯�！被颉靶⌒酒�，通過(guò)將原來(lái)集成在一顆系統(tǒng)級(jí)單芯片中的多個(gè)單元分拆開(kāi)來(lái)，獨(dú)立成為多個(gè)具特定功能的芯粒，分開(kāi)制造后再通過(guò)先進(jìn)封裝技術(shù)將彼此互聯(lián)，最終集成封裝為一個(gè)系統(tǒng)芯片組。對(duì)此，芯和半導(dǎo)體聯(lián)合創(chuàng)始人、高級(jí)副總裁代文亮指出，Chiplet是先進(jìn)工藝制程逼近物理極限，芯片PPA（性能、功耗、尺寸）提升放緩，經(jīng)濟(jì)效益降低的大背景下，應(yīng)運(yùn)而生的。 目前，芯片面積已經(jīng)接近光罩尺寸的極限，單芯片尺寸不能超過(guò)1個(gè)光罩面積800mm2。同時(shí)，芯片的尺寸越大，落入晶圓壞點(diǎn)位置的概率也就越高，良率越低。更小的芯粒尺寸可以帶來(lái)更高的良率，突破光罩尺寸限制，降低制造成本。芯粒還擁有更多工藝節(jié)點(diǎn)可以選擇，可以將最佳節(jié)點(diǎn)實(shí)現(xiàn)的芯粒進(jìn)行混合集成，從而提高研發(fā)效率，攤薄NRE（一次性工程費(fèi)用）成本，縮短上市周期。人們大多聽(tīng)說(shuō)過(guò)“摩爾定律”。實(shí)際上，戈登·摩爾在1965年還有一個(gè)預(yù)言：“事實(shí)可能會(huì)證明，用小型功能構(gòu)建大型系統(tǒng)，分別進(jìn)行封裝和互連，性?xún)r(jià)比會(huì)更高。” 當(dāng)GPT-4首次支持多模態(tài)后，文本、圖像、視頻及更多形態(tài)的數(shù)據(jù)都成為用于模型訓(xùn)練的數(shù)據(jù)。從訓(xùn)練到推理，從數(shù)據(jù)中心到邊緣，AI引爆的數(shù)據(jù)多模態(tài)化浪潮使得業(yè)界意識(shí)到原有的算力明顯不夠。如果說(shuō)過(guò)去對(duì)算力的需求是以倍數(shù)增長(zhǎng)，現(xiàn)在就是呈現(xiàn)指數(shù)級(jí)態(tài)勢(shì)。這就對(duì)半導(dǎo)體行業(yè)提出更高挑戰(zhàn)。 從當(dāng)前的發(fā)展態(tài)勢(shì)來(lái)看，Chiplet或許正是滿(mǎn)足當(dāng)下算力需求的關(guān)鍵技術(shù)。一方面，通過(guò)Die to Die互聯(lián)和Fabric互聯(lián)網(wǎng)絡(luò)，能夠?qū)⒏嗨懔卧呙芏�、高效率、低功耗地連接在一起，從而實(shí)現(xiàn)超大規(guī)模計(jì)算。另一方面，通過(guò)將CPU、GPU、NPU高速連接在同一個(gè)系統(tǒng)中，實(shí)現(xiàn)芯片級(jí)異構(gòu)，可以極大提高異構(gòu)核之間的傳輸速率，降低數(shù)據(jù)訪(fǎng)問(wèn)功耗，提高數(shù)據(jù)的處理速度，降低存儲(chǔ)訪(fǎng)問(wèn)功耗，滿(mǎn)足大模型參數(shù)需求。 進(jìn)入規(guī)�；瘧�(yīng)用階段 Chiplet技術(shù)方興未艾，全球半導(dǎo)體頂尖公司都在積極推出自己的產(chǎn)品。特斯拉Dojo深度學(xué)習(xí)和模型訓(xùn)練芯片，采用Chiplet進(jìn)行系統(tǒng)垂直重構(gòu)，每個(gè)訓(xùn)練Computing Tile含25顆D1 Chiplet，6個(gè)Tile+20個(gè)接口處理器形成Dojo一個(gè)Tray。AMD MI300 APU加速顯卡為全球首個(gè)CPU+GPU Chiplet，利用3D封裝技術(shù)將CPU和加速計(jì)算單元集成在一起，整顆芯片集成1460億顆晶體管，5種/21顆Chiplet。英偉達(dá)的Ampere A100 GPU采用GPU+6xHBM，通過(guò)封裝技術(shù)在中介層實(shí)現(xiàn)GPU和HBM之間的高速互聯(lián)。超摩科技聯(lián)合創(chuàng)始人、技術(shù)市場(chǎng)副總裁鄒桐表示，ChipLet已經(jīng)進(jìn)入規(guī)模化應(yīng)用階段，應(yīng)用于高性能計(jì)算芯片當(dāng)中。 值得注意的是，在邊緣側(cè)大模型推理，對(duì)于邊緣算力的需求也是未來(lái)一大趨勢(shì)。與云計(jì)算的數(shù)據(jù)中心架構(gòu)相比，大模型在邊緣端的智能計(jì)算是在一個(gè)已經(jīng)訓(xùn)練好、有基本智能水平的模型基礎(chǔ)上，當(dāng)邊緣端具備多模態(tài)大模型的離線(xiàn)學(xué)習(xí)進(jìn)化能力時(shí)，本地模型將變得私人定制化，數(shù)據(jù)也無(wú)需上傳云端。這部分推理與訓(xùn)練微調(diào)過(guò)程主要依賴(lài)邊緣大模型的AI算力。 根據(jù)原粒半導(dǎo)體聯(lián)合創(chuàng)始人原鋼的介紹，針對(duì)邊緣側(cè)單任務(wù)的大模型場(chǎng)景，可以把模型切分到不同Chiplet進(jìn)行并行計(jì)算，通過(guò)在預(yù)訓(xùn)練模型的基礎(chǔ)上進(jìn)行額外訓(xùn)練，使其適應(yīng)特定任務(wù)。大模型的邊緣端微調(diào)，可使用本地存儲(chǔ)的私有數(shù)據(jù)，或者本地新采集的數(shù)據(jù)�！癝oC主控+AI Chiplet”組合可有效復(fù)用芯片主控，顯著降低成本，快速滿(mǎn)足各類(lèi)規(guī)格需求。這將是未來(lái)該領(lǐng)域的重要發(fā)展方向。 核心目標(biāo)是降成本提性能 當(dāng)前，Chiplet應(yīng)用的局限性依然明顯。根據(jù)中興微高速互聯(lián)總工程師吳楓介紹，目前Chiplet仍以國(guó)際大廠(chǎng)的垂直體系為主，每個(gè)廠(chǎng)家都在依照自己的產(chǎn)品體系，設(shè)計(jì)相關(guān)封閉的系統(tǒng)。如果想要實(shí)現(xiàn)不同平臺(tái)間的Die to Die互聯(lián)，仍然有待完善互聯(lián)標(biāo)準(zhǔn)。此外，Chiplet初期成本依然高企，需要有確定和相當(dāng)?shù)氖袌?chǎng)容量才能支撐。代文亮也指出，存在Die互連、先進(jìn)封裝3D異構(gòu)集成、設(shè)計(jì)流程及工具等挑戰(zhàn)，是Chiplet實(shí)現(xiàn)的核心問(wèn)題。 Die-to-Die互連是一項(xiàng)核心工作。標(biāo)準(zhǔn)協(xié)議統(tǒng)一化是行業(yè)發(fā)展的大趨勢(shì)。Chiplet增加了互連的復(fù)雜性，但只有實(shí)現(xiàn)了Chiplet之間的標(biāo)準(zhǔn)化，才能有效擴(kuò)大生態(tài)圈，提高復(fù)用并降低成本。對(duì)此，吳楓認(rèn)為，要加強(qiáng)通用的Die to Die PHY IP的開(kāi)發(fā)，為Chiplet提供高帶寬，低功耗、低延遲的物理層連接。在生態(tài)建設(shè)層面，應(yīng)設(shè)立物理層標(biāo)準(zhǔn)，規(guī)范尺寸、擺放方式、電氣、邏輯層協(xié)議、幀格式、流程等，加強(qiáng)一致性和兼容性。在生態(tài)方面，應(yīng)加強(qiáng)IP供應(yīng)商、EDA設(shè)計(jì)、驗(yàn)證和仿真工具、測(cè)試方案和測(cè)試工具的協(xié)同。系統(tǒng)級(jí)/Chiplet是多團(tuán)隊(duì)、多芯粒、多廠(chǎng)商、多工藝節(jié)點(diǎn)、多功能模塊、多材料、多工具等要素融合的產(chǎn)品設(shè)計(jì)，需要從頂層出發(fā)協(xié)同優(yōu)化整個(gè)系統(tǒng)。 代文亮則強(qiáng)調(diào)，要加強(qiáng)先進(jìn)封裝3D異構(gòu)集成技術(shù)的研發(fā)。3D異構(gòu)集成是Chiplet實(shí)現(xiàn)的基礎(chǔ)，面臨諸多設(shè)計(jì)挑戰(zhàn)，比如互連、散熱、良率、翹曲、無(wú)源器件集成、寄生效率、成本、可靠性等。通過(guò)封裝技術(shù)才能有效實(shí)現(xiàn)多Chiplet的集成，包括高密度先進(jìn)封裝的設(shè)計(jì)、生產(chǎn)、驗(yàn)證，高速通道的設(shè)計(jì)、驗(yàn)證，供電方案、散熱方案、應(yīng)力方案、可靠性等，為Chiplet之間提供高密度高速的互聯(lián)，支持大電流供電。 應(yīng)用Chiplet技術(shù)的核心目的是降低成本與提高性能。在降低成本方面，Chiplet復(fù)用是降低成本的有效手段。在提高性能方面，核心則是重構(gòu)系統(tǒng)，將計(jì)算、存儲(chǔ)模塊拉近，實(shí)現(xiàn)系統(tǒng)設(shè)計(jì)、軟件適配等多方面的優(yōu)化。借助Chiplet技術(shù)進(jìn)行系統(tǒng)級(jí)協(xié)同設(shè)計(jì)，可以在多樣化的場(chǎng)景和需求下，實(shí)現(xiàn)整個(gè)芯片/系統(tǒng)的PPA最優(yōu)化。開(kāi)發(fā)流程需要匹配Chiplet架構(gòu)，Chiplet之間需要協(xié)同設(shè)計(jì)、仿真、驗(yàn)證，進(jìn)而提高交付效率和交付質(zhì)量。 |
