FPGA 設(shè)計(jì)加法器的verilog程序

幸福愛好

我是剛開始學(xué)FPGA，現(xiàn)在對(duì)其verilog語言還不是很懂。下面題目：設(shè)計(jì)一個(gè)十進(jìn)制的加法計(jì)數(shù)器，功能包含復(fù)位信號(hào)，置位信號(hào)，每個(gè)時(shí)鐘的正跳變沿計(jì)數(shù)器加一。計(jì)數(shù)0-99即可。請(qǐng)幫忙給個(gè)參考的程序。

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1. 
   
2. module bcd_counter(
   
3.     rst,
   
4.     clk,
   
5.     qout
   
6.     );
   
7. 
   
8. input rst;
   
9. input clk;
   
10. output[7:0] qout;
    
11. 
    
12. reg [3:0] low;
    
13. reg [3:0] high;
    
14. 
    
15. 
    
16. assign qout ={high,low};
    
17. 
    
18. always @(posdage clk)
    
19.     if(rst)
    
20.         begin
    
21.             dc <= 1'b0;
    
22.             low <= 4'h0;
    
23.             high <= 4'h0;
    
24.         end
    
25.     else
    
26.         begin
    
27.             case(low)
    
28.             0,1,2,3,4,5,6,7,8:
    
29.                 low <= low+4'h1;
    
30.             9:
    
31.                 begin
    
32.                     low <= 4'h0;
    
33.                     case(high)
    
34.                         0,1,2,3,4,5,6,7,8:
    
35.                             high <= high+4'h1;
    
36.                         9:
    
37.                             high <= 0;
    
38.                     endcase
    
39.                 end
    
40.             endcase
    
41.         end
    
42. end module  
    

復(fù)制代碼

McuPlayer

從00開始顯示，一直到99，然后又從0開始，十進(jìn)制用BCD編碼

直接敲出的，沒有編譯，可能有語法錯(cuò)誤。
這本質(zhì)是一個(gè)BCD的加計(jì)數(shù)器，我故意用2個(gè)reg來保存（low和high），以便于你理解。
case語句，實(shí)現(xiàn)了類似真值表方式，邏輯直接易懂。
你也可以用if語句替代了，綜合出來，是一樣的。

正好，我最近也在設(shè)計(jì)CPU的Verilogn IP core
希望，我?guī)椭�的是一個(gè)FPGA未來的大牛，而不是一個(gè)畢業(yè)設(shè)計(jì)，阿門。

dddg

毛片哥在搞cpu ip core？做芯片的仿真器？

McuPlayer

仿真器因?yàn)橐�支持多個(gè)core所以，我做了一個(gè)core generator，腳本轉(zhuǎn)Verilog
寫個(gè)腳本，自動(dòng)翻譯成Verilog的FSM部分的代碼，其余部分代碼就簡(jiǎn)單多了

firecnmfly

仿真器因?yàn)橐�支持多個(gè)core所以，我做了一個(gè)core generator，腳本轉(zhuǎn)Verilog
寫個(gè)腳本，自動(dòng)翻譯成Verilog的FSM部分的代碼，其余部分代碼就簡(jiǎn)單多了
McuPlayer 發(fā)表于 2012-5-12 17:20

小弟問一句，腳本轉(zhuǎn)Verilog是什么東東？請(qǐng)大神指點(diǎn)···

McuPlayer

就是自己做個(gè)小軟件，可以根據(jù)相關(guān)的設(shè)定，輸出對(duì)應(yīng)的Verilog代碼，僅此而已

firecnmfly

回復(fù)7樓McuPlayer：
是指只要在腳本中定義FSM的狀態(tài)以及跳轉(zhuǎn)條件，然后就可以自動(dòng)生成Verilog代碼嗎？小弟還有一個(gè)地方不太明白，就是你說到的仿真器要支持多個(gè)核，這個(gè)怎么理解��？

McuPlayer

你先自己多寫幾個(gè)內(nèi)核，然后就像小學(xué)數(shù)學(xué)的合并同類項(xiàng)那樣，進(jìn)行總結(jié)就是了

firecnmfly

回復(fù)7樓McuPlayer：
我記得Quartus里面有一個(gè)FSM生成工具，是不是類似于那個(gè)東東？